公开(公告)号：CN112667562A

公开(公告)日：2021-04-16

申请号：CN202110092736.6

申请日：2021-01-22

Applicant: 北京工业大学

Inventor： 周傲 ,  谌云莉 ,  王晓懿

IPC: G06F15/78 ,  G06F13/40 ,  G06F5/06 ,  G06F9/54

Abstract: 本发明提供了一种基于CPU‑FPGA的大规模图上的随机游走异构计算系统，用于提高大规模图计算中随机游走的性能问题。包括主机端处理主系统和FPGA计算子系统；主系统包括主机端PCIE接口模块、图数据预处理模块；子系统包括PCIE接口模块、片上主控制器模块、存储单元模块、随机数产生器模块、计算模块以及访存控制器模块；完整图数据存储到主系统中，部分重要数据以及计算过程数据存储到存储单元模块；利用PCIE提供的主系统与子系统之间的高速数据传输处理大规模图数据上的随机游走；存储单元模块为两级存储结构，将重要性高的顶点提前缓存到了片上；利用随机游走算法的高并行性，设计了多个并行异步处理单元组成的计算模块。

公开(公告)号：CN112667562B

公开(公告)日：2024-04-05

申请号：CN202110092736.6

申请日：2021-01-22

Applicant: 北京工业大学

Inventor： 周傲 ,  谌云莉 ,  王晓懿

IPC: G06F15/78 ,  G06F13/40 ,  G06F5/06 ,  G06F9/54

Abstract: 本发明提供了一种基于CPU‑FPGA的大规模图上的随机游走异构计算系统，用于提高大规模图计算中随机游走的性能问题。包括主机端处理主系统和FPGA计算子系统；主系统包括主机端PCIE接口模块、图数据预处理模块；子系统包括PCIE接口模块、片上主控制器模块、存储单元模块、随机数产生器模块、计算模块以及访存控制器模块；完整图数据存储到主系统中，部分重要数据以及计算过程数据存储到存储单元模块；利用PCIE提供的主系统与子系统之间的高速数据传输处理大规模图数据上的随机游走；存储单元模块为两级存储结构，将重要性高的顶点提前缓存到了片上；利用随机游走算法的高并行性，设计了多个并行异步处理单元组成的计算模块。