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公开(公告)号：CN1889273A
公开(公告)日：2007-01-03
申请号：CN200610103561.X
申请日：2006-07-21
Applicant: 北京大学深圳研究生院 , 北京大学
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供了一种可应用于纳米尺度集成电路制造技术的部分耗尽SOI结构的MOS晶体管及其制作方法。该晶体管源漏扩展区上部是薄半导体层，下部是空腔体，兼具超薄体全耗尽SOI MOS晶体管与部分耗尽SOI MOS晶体管的优点，同时克服了它们的不足。本发明的制备方法和传统的MOS晶体管制作工艺兼容，利用成熟的选择腐蚀工艺技术实现源漏扩展区上部薄半导体层、下部空腔体的器件结构，工艺方法简单巧妙，有极强的实用价值。
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公开(公告)号：CN100440537C
公开(公告)日：2008-12-03
申请号：CN200610072506.9
申请日：2006-04-11
Applicant: 北京大学深圳研究生院 , 北京大学
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供了一种部分耗尽SOI结构的MOS晶体管及其制作方法。所述MOS晶体管的埋置绝缘层具有凹形结构，半导体沟道区位于埋置绝缘层中央凹陷处，其上部轻掺杂或未掺杂，下部重掺杂。沟道区的重掺杂可以有效地抑制漏端电压对源端的电势耦合，从而减小器件的DIBL效应和短沟道效应；轻掺杂或未掺杂沟道区可以防止纳米尺度下由于杂质涨落带来的阈值电压变化，同时轻掺杂或未掺杂沟道可以提高电子的迁移率，调高器件的性能。该结构器件的制造工艺与传统的MOSFET工艺完全兼容，同时工艺简单，具有极高的实用价值，有望在纳米尺度的集成电路工业中得到应用。
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公开(公告)号：CN1851930A
公开(公告)日：2006-10-25
申请号：CN200610072506.9
申请日：2006-04-11
Applicant: 北京大学深圳研究生院 , 北京大学
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供了一种部分耗尽SOI结构的MOS晶体管及其制作方法。所述MOS晶体管的埋置绝缘层具有凹形结构，半导体沟道区位于埋置绝缘层中央凹陷处，其上部轻掺杂或未掺杂，下部重掺杂。沟道区的重掺杂可以有效地抑制漏端电压对源端的电势耦合，从而减小器件的DIBL效应和短沟道效应；轻掺杂或未掺杂沟道区可以防止纳米尺度下由于杂质涨落带来的阈值电压变化，同时轻掺杂或未掺杂沟道可以提高电子的迁移率，调高器件的性能。该结构器件的制造工艺与传统的MOSFET工艺完全兼容，同时工艺简单，具有极高的实用价值，有望在纳米尺度的集成电路工业中得到应用。
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公开(公告)号：CN100414714C
公开(公告)日：2008-08-27
申请号：CN200610103561.X
申请日：2006-07-21
Applicant: 北京大学深圳研究生院 , 北京大学
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供了一种可应用于纳米尺度集成电路制造技术的部分耗尽SOI结构的MOS晶体管及其制作方法。该晶体管源漏扩展区上部是薄半导体层，下部是空腔体，兼具超薄体全耗尽SOI MOS晶体管与部分耗尽SOI MOS晶体管的优点，同时克服了它们的不足。本发明的制备方法和传统的MOS晶体管制作工艺兼容，利用成熟的选择腐蚀工艺技术实现源漏扩展区上部薄半导体层、下部空腔体的器件结构，工艺方法简单巧妙，有极强的实用价值。
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公开(公告)号：CN101131936A
公开(公告)日：2008-02-27
申请号：CN200710122156.7
申请日：2007-09-21
Applicant: 北京大学
IPC: H01L21/336 , H01L21/84
CPC classification number: H01L29/66795
Abstract: 本发明提供一种利用选择外延工艺制备鳍形场效应晶体管的方法，属于半导体集成电路制造技术领域。该方法采用SOI晶片为衬底，首先在衬底表面生长一层薄介质层，然后进行光刻和刻蚀薄介质层和SOI的半导体膜层形成半导体条，对该半导体条的中间部分进行重掺杂；然后以半导体条为衬底选择外延生长半导体膜，在半导体条的两侧形成无掺杂半导体膜；腐蚀掉半导体条顶部的薄介质层和半导体条中间的重掺杂部分，留下半导体条两侧的半导体膜和半导体条两端的未掺杂区域，以该半导体膜作为超薄Fin体，生长栅介质层和栅电极材料，制得超薄Fin体的鳍形场效应晶体管。本发明Fin体的厚度由外延工艺决定，因此Fin体厚度、Fin体形貌的均匀性都会有很大的提高和改善。
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Patent Agency Ranking
公开(公告)号：CN1964072A
公开(公告)日：2007-05-16
申请号：CN200610140390.8
申请日：2006-12-08
Applicant: 北京大学
IPC: H01L29/78 , H01L29/47 , H01L21/336 , H01L21/28
Abstract: 本发明提供了一种常规源端抬高漏端的肖特基势垒源漏MOS晶体管及其制作方法。所述MOS晶体管的源漏具有不对称结构，选择两种不同的金属材料，通过两次金属硅化反应，控制反应时间，可以获得高度不同的肖特基势垒源漏。通过选择不同的肖特基势垒组合，本发明的MOS晶体管还可以获得大的开关态电流比，或者是获得大的开态电流，同时尽可能的减小器件的关态漏电流。其制作工艺在与传统的MOSFET制作工艺保持完全兼容的同时，降低了工艺的复杂性，相较于先前的不对称肖特基势垒MOS晶体管的制作工艺，该制作方法具有自对准的特点，使得器件有望应用于亚50纳米尺度的集成电路生产。
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公开(公告)号：CN101136338A
公开(公告)日：2008-03-05
申请号：CN200710121802.8
申请日：2007-09-14
Applicant: 北京大学
IPC: H01L21/336
Abstract: 本发明提供一种部分耗尽的SOI MOS晶体管的制备方法，属于半导体集成电路制造技术领域。部分耗尽SOI MOS晶体管的特征是，埋置绝缘层为凹形结构，沟道位于凹陷处，沟道区的上部轻掺杂或未掺杂，沟道区下部重掺杂。本发明针对上述SOI MOS晶体管提供的制备方法的特征在于，凹形结构埋置绝缘层的形成是自对准的和自停止的，即源、漏区内部的起始重掺杂是由以栅电极为掩模的离子注入而实现的，而源、漏区与准栅电极的隔离层是通过腐蚀此重掺层并填充以介质而形成的，因此所制成的器件自然具有源漏区与栅电极自对准的特征。而且重掺杂区的腐蚀是高选择性的，自动停止于轻掺杂区。本发明使得电路制备工艺的重复性和均匀性能满足大生产的需要。
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公开(公告)号：CN100356527C
公开(公告)日：2007-12-19
申请号：CN200510086323.8
申请日：2005-08-31
Applicant: 北京大学
IPC: H01L21/336
Abstract: 本发明公开了一种制备源漏位于绝缘层上的MOSFET晶体管的方法，是在衬底材料上按照常规MOSFET工艺形成栅电极图形后，以栅电极图形为掩模进行离子注入掺杂，在源漏处形成表面低掺杂的表面层和内部高掺杂的隐埋层。再在栅电极两侧形成侧墙，并以该侧墙为掩模分别在源漏两侧开槽以露出高掺杂的隐埋层，然后利用对掺杂的选择腐蚀技术将源漏底下的高掺杂层腐蚀掉，之后用介质填充腐蚀后留下的孔洞，形成源漏下的绝缘层，从而实现源漏位于绝缘层上的MOSFET晶体管。
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公开(公告)号：CN100448028C
公开(公告)日：2008-12-31
申请号：CN200610140391.2
申请日：2006-12-08
Applicant: 北京大学
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供了一种新结构的MOS晶体管，其特征在于所述MOS晶体管具有不对称的源漏结构，源端采用金属或金属和半导体形成的化合物与沟道形成肖特基接触，漏端采用抬高的高掺杂漏。本发明的MOS晶体管的源漏寄生电阻比传统的MOSFET器件小得多，而关态漏电流也减小了许多，使器件的开关态电流比有了很大的提高。本发明提出的肖特基势垒接触源端和抬高的掺杂漏端的MOS晶体管(SSRDMOSFET)的工艺制备方法和传统的肖特基势垒源漏MOS晶体管制作工艺相兼容，同时由于离子注入工艺步骤在栅结构形成之前，因此有着较低的热预算，使得高K栅介质和金属栅材料的应用有着较大的空间。
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公开(公告)号：CN100448027C
公开(公告)日：2008-12-31
申请号：CN200610140390.8
申请日：2006-12-08
Applicant: 北京大学
IPC: H01L29/78 , H01L29/47 , H01L21/336 , H01L21/28
Abstract: 本发明提供了一种常规源端抬高漏端的肖特基势垒源漏MOS晶体管及其制作方法。所述MOS晶体管的源漏具有不对称结构，选择两种不同的金属材料，通过两次金属硅化反应，控制反应时间，可以获得高度不同的肖特基势垒源漏。通过选择不同的肖特基势垒组合，本发明的MOS晶体管还可以获得大的开关态电流比，或者是获得大的开态电流，同时尽可能的减小器件的关态漏电流。其制作工艺在与传统的MOSFET制作工艺保持完全兼容的同时，降低了工艺的复杂性，相较于先前的不对称肖特基势垒MOS晶体管的制作工艺，该制作方法具有自对准的特点，使得器件有望应用于亚50纳米尺度的集成电路生产。
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