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公开(公告)号：CN113901746B
公开(公告)日：2024-06-18
申请号：CN202111175556.0
申请日：2021-10-09
Applicant: 北京大学
IPC: G06F30/331 , G06F15/78
Abstract: 本发明公布了一种用于向量代数的硬件加速器的设计方法，通过对输入到硬件加速器的硬件数据流进行形式化分析，生成硬件加速器在空间上的拓扑结构，以及硬件加速器的片上存储的数据映射和访问序列；并使用预定义的硬件代码模板生成加速器硬件电路代码，为不同的向量运算统一生成硬件加速器，提升硬件加速器设计效率。
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Patent Agency Ranking
公开(公告)号：CN114462340B
公开(公告)日：2022-07-01
申请号：CN202210379803.7
申请日：2022-04-12
Applicant: 北京大学
IPC: G06F30/331 , G06F30/343
Abstract: 本发明公布了一种用于硬件加速器的存储—计算模块互联电路自动设计方法，通过时空变换STT对数据在硬件加速器存储模块中的预期行为进行分析，对存储模块中的数据重用进行计算并分类，进一步自动选择最优存储‑计算模块互联电路方式并实现组播互联或旋转互联。本发明能够有效的提升硬件存储—计算模块的互联效率，减少了对存储资源的消耗。
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公开(公告)号：CN116431214A
公开(公告)日：2023-07-14
申请号：CN202310334605.3
申请日：2023-03-31
Applicant: 北京大学
Abstract: 本发明公布了一种用于可重构深度神经网络加速器的指令集装置，可重构深度神经网络加速器包括一个指令控制器和多个硬件模块，硬件模块包括输入输出模块、矩阵计算模块和向量计算模块；采用微内核编程范式提供多层次的硬件配置；将深度神经网络加速器的计算任务编译成多个微内核，每个微内核编码为多条硬件指令；每条硬件指令用于特定计算或数据移动操作的模块硬件配置控制和时间层面配置控制；每条硬件指令包括的字段：指令类型、模块类型、配置地址、依赖关系标志和模块配置内容。本发明通过使用硬件指令表示可重构深度神经网络加速器的数据流重构和功能重构，实现对多种复杂可重构功能神经网络硬件加速器的高效编程。
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公开(公告)号：CN113901746A
公开(公告)日：2022-01-07
申请号：CN202111175556.0
申请日：2021-10-09
Applicant: 北京大学
IPC: G06F30/331 , G06F15/78
Abstract: 本发明公布了一种用于向量代数的硬件加速器的设计方法，通过对输入到硬件加速器的硬件数据流进行形式化分析，生成硬件加速器在空间上的拓扑结构，以及硬件加速器的片上存储的数据映射和访问序列；并使用预定义的硬件代码模板生成加速器硬件电路代码，为不同的向量运算统一生成硬件加速器，提升硬件加速器设计效率。
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公开(公告)号：CN116451752A
公开(公告)日：2023-07-18
申请号：CN202310229718.7
申请日：2023-03-10
Applicant: 北京大学
Abstract: 本发明公布了一种深度神经网络硬件加速器装置，包括：矩阵计算核心模块、向量计算核心模块、片上缓存模块、直接内存访问(DMA)数据传输控制器模块和可配置互联网络模块；其中，矩阵计算核心模块和向量计算核心模块支持不同的可重构选项；矩阵计算核心模块和向量计算核心模块通过可配置互联网络模块，与多个片上缓存模块进行连接；可重构选项包括权重固定数据流和输出固定数据流；重构方式包括可重构数据流加速器(RDA)、可重构功能加速器(RFA)以及异构多数据流加速器(HDA)。本发明能够同时实现多种重构方式，实现对不同DNN网络的高效处理。
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公开(公告)号：CN114462340A
公开(公告)日：2022-05-10
申请号：CN202210379803.7
申请日：2022-04-12
Applicant: 北京大学
IPC: G06F30/331 , G06F30/343
Abstract: 本发明公布了一种用于硬件加速器的存储—计算模块互联电路自动设计方法，通过时空变换STT对数据在硬件加速器存储模块中的预期行为进行分析，对存储模块中的数据重用进行计算并分类，进一步自动选择最优存储‑计算模块互联电路方式并实现组播互联或旋转互联。本发明能够有效的提升硬件存储—计算模块的互联效率，减少了对存储资源的消耗。
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