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公开(公告)号：CN106656880A
公开(公告)日：2017-05-10
申请号：CN201610843570.6
申请日：2016-09-23
Applicant: 北京大学(天津滨海)新一代信息技术研究院 , 北京大学
IPC: H04L25/03
Abstract: 本发明公开了一种可线性调整均衡强度的RC负反馈均衡器电路，其特征在于，RC负反馈均衡器电路的差分对源级之间接入一负反馈电阻阵列；其中，该负反馈电阻阵列包括并联的四条支路；第一支路晶体管M1，M1的漏级和源级分别连接一电阻，栅极接入控制字VC1；第二支路晶体管M2的漏级和源级分别连接一电阻，栅极接入控制字VC2；第三支路晶体管M3的漏级和源级分别连接一电阻，栅极接入控制字VC3；第四支路包括7个串联的电阻和若干晶体管，本发明通过拟合最优负反馈导纳曲线的方法确定反馈电阻阵列的结构和各个负反馈电阻的阻值，能够线性调整均衡强度的大小、有效地补偿高速数据通信的信号衰减，能用于各种数据通信收发器系统中。
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公开(公告)号：CN106656880B
公开(公告)日：2019-09-06
申请号：CN201610843570.6
申请日：2016-09-23
Applicant: 北京大学(天津滨海)新一代信息技术研究院 , 北京大学
IPC: H04L25/03
Abstract: 本发明公开了一种可线性调整均衡强度的RC负反馈均衡器电路，其特征在于，RC负反馈均衡器电路的差分对源级之间接入一负反馈电阻阵列；其中，该负反馈电阻阵列包括并联的四条支路；第一支路晶体管M1，M1的漏级和源级分别连接一电阻，栅极接入控制字VC1；第二支路晶体管M2的漏级和源级分别连接一电阻，栅极接入控制字VC2；第三支路晶体管M3的漏级和源级分别连接一电阻，栅极接入控制字VC3；第四支路包括7个串联的电阻和若干晶体管，本发明通过拟合最优负反馈导纳曲线的方法确定反馈电阻阵列的结构和各个负反馈电阻的阻值，能够线性调整均衡强度的大小、有效地补偿高速数据通信的信号衰减，能用于各种数据通信收发器系统中。
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公开(公告)号：CN114710152B
公开(公告)日：2024-04-30
申请号：CN202210128937.1
申请日：2022-02-11
Applicant: 北京大学
Abstract: 本发明涉及一种使用交替边沿的波特率鉴相器电路，其包括第一误差比较器、第二误差比较器、第一误差采样器、第二误差采样器、第一数据采样器、第二数据采样器、第一输入缓冲器、第二输入缓冲器以及采样相位判断逻辑；第一误差比较器、第二误差比较器分别将输入数据与负参考幅度VREF‑和正参考幅度VREF+对比，比较结果分别在时钟CKA和CKB的上升沿由第一误差采样器、第二误差采样器采样，得到两个误差信号EA、EB；第一数据采样器、第二数据采样器分别在时钟CKA、CKB的上升沿采样，得到第一判决数据DA和第二判决数据DB。本发明使得误差采样次数减半，降低了接收机功耗，并能提高收发机数据速率。
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公开(公告)号：CN113411274B
公开(公告)日：2022-10-04
申请号：CN202110529226.0
申请日：2021-05-14
Applicant: 北京大学(天津滨海)新一代信息技术研究院
Abstract: 本公开涉及一种编码以及解码方法、装置、设备及介质，编码方法包括：通过发送机判断当前的编码状态，根据当前的编码状态选择编码规则；选取2bit待编码数据，根据所述编码规则对所述待编码数据进行编码得到编码后的数据；根据当前的编码状态以及所述编码后的数据产生四个电平信号并将所述电平信号分别发送到不同的四个信道上。本公开在时域进行信道均衡，对于信号的高频分量和低频分量并不进行区分处理，因此不会恶化信号的信噪比；本公开的编码与解码过程为确定性过程，不依赖于前一时刻的数据，因此不存在反馈回路的时序限制，本方案能够达到的工作速度远高于判决反馈均衡器。
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公开(公告)号：CN113225073B
公开(公告)日：2022-04-08
申请号：CN202110465473.9
申请日：2021-04-28
Applicant: 北京大学(天津滨海)新一代信息技术研究院
IPC: H03L7/091
Abstract: 本申请公开了一种采样点优化的时钟数据恢复电路、方法、电子设备及存储介质。该电路包括：相位插值器，用于调整时钟相位；判决器组，用于将第一信号分别与0和正负参考电平相比较得到三路输出数据；分频器，用于降低来自相位插值器的时钟频率；解串器组，用于对三路输出数据进行解串，输出三路解串数据；鉴相器，用于基于三路解串数据和反馈参考数据产生指示信号；数字低通滤波器，用于对所有指示信号进行平均化并产生反馈参考数据；判决反馈均衡逻辑器，用于处理三路解串数据得到处理后数据；加法器，用于将处理后数据及外输入数据相加得到第一信号。本电路能够通过采样点优化恢复出更佳的眼图，恢复出的眼图具有更优的眼高、眼宽和时间裕度。
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Patent Agency Ranking
公开(公告)号：CN109802680A
公开(公告)日：2019-05-24
申请号：CN201811548958.9
申请日：2018-12-18
Applicant: 北京大学(天津滨海)新一代信息技术研究院
IPC: H03M1/46
Abstract: 本发明公开一种基于分数基准的电容阵列及模数转换器，基于分数基准的电容阵列包括参考电压缓冲器、第一信号输入端、第二信号输入端、第一电容阵列和第二电容阵列；第一电容阵列中所有电容的上极板分别与第一信号输入端及比较器的同相输入端连接；第二电容阵列中所有电容的上极板分别与第二信号输入端及比较器的反相输入端连接；参考电压缓冲器分别与第一电容阵列中所有电容的下极板及第二电容阵列中所有电容的下极板连接，为第一电容阵列及第二电容阵列提供第一基准电压及第二基准电压。本发明采用上极板采集信号，所有电容的下极板都连接到第一基准电压或第二基准电压，不需要引入额外的分数参考电压，参考电压缓冲器的设计难度低，结构简单。
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公开(公告)号：CN109462398A
公开(公告)日：2019-03-12
申请号：CN201811288118.3
申请日：2018-10-31
Applicant: 北京大学(天津滨海)新一代信息技术研究院
Abstract: 本发明涉及参考电压设计领域，特别涉及了一种基于动态补偿的低功耗参考电压电路系统，包括：参考电压源电路、参考电压补偿电路以及负载电路，所述参考电压补偿电路与所述负载电路选择性地接入到所述参考电压电路的同一参考电压端，当所述负载电路从参考电压端获取正向电流时，所述参考电压补偿电路为所述参考电压端提供补偿电流，用以补偿所述参考电压端的电压下降。本发明的优点在于：1)基于动态补偿的参考电压缓冲器电路设计，利用电荷分享的原理，可以大大降低功耗和模数转换系统的面积，并间接提升模数转换器的转换速度；2)具有相应的动态调节电荷补偿的逻辑信号生成电路，用于实现快速的检测与响应。
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公开(公告)号：CN104135272B
公开(公告)日：2018-05-01
申请号：CN201410377242.2
申请日：2014-07-31
Applicant: 北京大学
IPC: H03K19/094
Abstract: 本发明公开了一种节省功耗的预加重LVDS驱动电路，包括主抽头和预加重抽头，主抽头将CMOS差分信号INP、INN转换为LVDS差分信号OUTP、OUTN；预加重抽头则根据INP、INN和由INP、INN延时一个单位时间间隔后得到的CMOS差分信号INP_1、INN_1产生相应的电流信号叠加到相应的所述LVDS差分信号OUTP、OUTN上输出。本发明，由两对差分控制信号INP、INN和INP_1、INN_1控制预加重抽头，使预加重抽头可以检测INP、INN的高速跳变沿，并使得预加重抽头只在跳变后的一个单位时间间隔内有电流通过处于工作状态，而在其它时间没有电流通过处于不工作状态，实现了同样的预加重效果，但是极大地降低了驱动电路的功耗，具有很高的实用价值。
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公开(公告)号：CN115149968A
公开(公告)日：2022-10-04
申请号：CN202210735187.4
申请日：2022-06-27
Applicant: 北京大学
Abstract: 本发明公开了一种基于码型选择的均衡器、驱动器及均衡方法。本发明的均衡器包括码型检测逻辑单元和均衡器模块，所述均衡器模块包括晶体管M5～M8；其中，所述码型检测逻辑单元用于根据输入的MSB信号和LSB信号生成下拉信号PDP或PDN；M5的源极与M6的漏极连接，栅极与下拉信号PDN输出端连接，漏极与输出节点OUTN连接；M6的源极与地线连接，栅极与控制信号SEL输出端连接；M7的源极与M8的漏极连接，栅极与下拉信号PDP输出端连接，漏极与输出节点OUTP连接；M8的源极与地线连接，栅极与控制信号SEL输出端连接；输出节点OUTN、OUTP分别为PAM4驱动器负极、正极所连接的输出节点。
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公开(公告)号：CN114629470A
公开(公告)日：2022-06-14
申请号：CN202210140888.3
申请日：2022-02-16
Applicant: 北京大学
Abstract: 本发明公开了一种高速脉冲发生器及高速脉冲产生方法。本发明的高速脉冲发生器，其特征在于，包括输出节点P，晶体管M1、M2、M3为PMOS，晶体管M4、M5、M6为NMOS；M1的源极与电源连接，栅极与时钟信号CK0连接，漏极与M2的漏极和M3的源极连接；M2的源极与电源连接，栅极与时钟信号CK90连接，漏极与M1的漏极和M3的源极连接；M3的栅极与数据输入端口连接，漏极与输出节点P连接；M4的源极与地连接，栅极与时钟信号CK90连接，漏极与输出节点P连接；M5的源极与地连接，栅极与数据输入端口连接，漏极与输出节点P连接；M6的源极与地线连接，栅极与时钟信号CK0连接，漏极与输出节点P连接。
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