公开(公告)号：CN106951804A

公开(公告)日：2017-07-14

申请号：CN201710123413.2

申请日：2017-03-03

Applicant: 北京大学

Inventor： 张奇惠 ,  曹健 ,  曹喜信 ,  张兴

IPC: G06K7/10 ,  G06K19/07 ,  G06K19/077

CPC classification number: G06K7/10009 ,  G06K19/0723 ,  G06K19/07745

Abstract: 本发明提供一种异步与同步相结合的RFID数字芯片电路结构，该RFID数字芯片电路结构包括异步处理模块、同步外围解码模块、同步外围计时模块和同步外围编码模块，所述同步外围解码模块完成对解调信号DEMO_DATA的跳沿检测和对符号位长度进行计数；所述同步外围计时模块在异步处理模块发出的计时请求信号的控制下，进行预设延时的T1、T2和T4计时；同步外围编码模块完成编码时钟生成和对编码位的编码；异步处理模块分别通过拉通道与同步外围解码模块相连，通过无数据通道与同步外围计时模块相连，通过推通道与同步外围编码模块相连。采用本发明能够有效降低芯片功耗，有利于其工程化和量产。

公开(公告)号：CN107169380B

公开(公告)日：2020-01-07

申请号：CN201710358249.3

申请日：2017-05-19

Applicant: 北京大学

Inventor： 张奇惠 ,  曹健 ,  于敦山 ,  曹喜信 ,  张兴

IPC: G06F21/72

Abstract: 本发明公开了一种RSA电路结构及RSA加密方法，属于密码电路和信息安全技术领域。该RSA加密电路结构包括移位器、选择器和模乘器，选择器与移位器和模乘器分别相连，对幂指数进行移位并控制模乘和模幂的次数，对乘数进行移位并控制模乘内加减的次数。本发明加密数据处理采用同步电路实现，各模块间的互连采用基于请求应答的握手机制实现，使得通过采用该加密结构及其加密方法能够获得更加安全、更小面积和更低能耗的RSA加密芯片，有利于其工程化和量产。

公开(公告)号：CN107169380A

公开(公告)日：2017-09-15

申请号：CN201710358249.3

申请日：2017-05-19

Applicant: 北京大学

Inventor： 张奇惠 ,  曹健 ,  于敦山 ,  曹喜信 ,  张兴

IPC: G06F21/72

Abstract: 本发明公开了一种RSA电路结构及RSA加密方法，属于密码电路和信息安全技术领域。该RSA加密电路结构包括移位器、选择器和模乘器，选择器与移位器和模乘器分别相连，对幂指数进行移位并控制模乘和模幂的次数，对乘数进行移位并控制模乘内加减的次数。本发明加密数据处理采用同步电路实现，各模块间的互连采用基于请求应答的握手机制实现，使得通过采用该加密结构及其加密方法能够获得更加安全、更小面积和更低能耗的RSA加密芯片，有利于其工程化和量产。

公开(公告)号：CN107301444A

公开(公告)日：2017-10-27

申请号：CN201710377711.4

申请日：2017-05-25

Applicant: 北京大学

Inventor： 张奇惠 ,  曹健 ,  曹喜信 ,  于敦山 ,  张兴

IPC: G06K19/07

Abstract: 本发明公开了一种超高频RFID编码电路结构，该电路结构包括异步处理电路和同步编码电路，其中同步编码电路由异步/同步接口、时钟产生电路和编码电路组成，异步/同步接口用于接收异步处理电路产生的待编码位及其请求信号和编码控制及其请求信号，并反馈这些请求的应答信号；时钟产生电路用于产生编码时钟；编码电路由FM0编码电路和Miller编码电路组成，根据异步处理电路输出的待编码位及编码控制信号，在时钟产生电路生成的编码时钟控制下，对待编码位进行FM0编码或者Miller编码。本发明利用异步握手机制对待编码位进行控制，取代了纯同步编码电路中的缓存器和状态机，能够有效节省编码所需的面积和功耗。

公开(公告)号：CN106951804B

公开(公告)日：2019-07-19

申请号：CN201710123413.2

申请日：2017-03-03

Applicant: 北京大学

Inventor： 张奇惠 ,  曹健 ,  曹喜信 ,  张兴

IPC: G06K7/10 ,  G06K19/07 ,  G06K19/077

Abstract: 本发明提供一种异步与同步相结合的RFID数字芯片电路结构，该RFID数字芯片电路结构包括异步处理模块、同步外围解码模块、同步外围计时模块和同步外围编码模块，所述同步外围解码模块完成对解调信号DEMO_DATA的跳沿检测和对符号位长度进行计数；所述同步外围计时模块在异步处理模块发出的计时请求信号的控制下，进行预设延时的T1、T2和T4计时；同步外围编码模块完成编码时钟生成和对编码位的编码；异步处理模块分别通过拉通道与同步外围解码模块相连，通过无数据通道与同步外围计时模块相连，通过推通道与同步外围编码模块相连。采用本发明能够有效降低芯片功耗，有利于其工程化和量产。