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公开(公告)号：CN120068742A
公开(公告)日：2025-05-30
申请号：CN202510549341.2
申请日：2025-04-29
Applicant: 兰州大学
IPC: G06F30/32
Abstract: 本发明公开了一种面积优化的DI电路异步串行寄存器组、芯片及电子设备，串行寄存器组包括多个DI‑latch、一个Mux组件、两个Demux组件和一个Fork组件；每个存储Data的DI‑latch前方连接一个存储Null的DI‑latch，分别存储Data和Null的两个DI‑latch作为一个寄存器单元，所有寄存器单元串联组成寄存器单元串；寄存器单元串的前端连接一个与寄存器宽度相同的Mux组件，寄存器单元串的后端设有与寄存器宽度相同的两个Demux组件和一个Fork组件；寄存器单元串通过轮转通路形成一个寄存器单元环路。本发明的面积优化的DI电路异步串行寄存器组，在寄存器单元上仅需两个DI‑latch即可，并且寄存器单元外围无需大规模的Demux组件和Mux组件也可实现选择性访问，有效减少了寄存器组设计的面积。
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公开(公告)号：CN119294323B
公开(公告)日：2025-03-04
申请号：CN202411816914.5
申请日：2024-12-11
Applicant: 兰州大学
IPC: G06F30/3312 , G06F12/02 , G06F12/0875
Abstract: 本发明公开了一种基于事件驱动型电路的异步FIFO及其数据处理方法，异步FIFO包括：双端口RAM模块、写指针/读指针自增模块、写指针/读指针的格雷码转换模块、写满或读空判断模块、两级寄存器以及写/读控制通路，写/读控制通路的启动信号是写/读请求事件，启动后产生脉冲信号驱动寄存器采样，并将数据传输到写满或者读空判断模块；完成一次数据写入/读出后产生相应的写/读应答信号。进行写操作时将输入数据和写请求事件信号相绑定共同输入FIFO，进行读操作时仅将读请求事件输入FIFO。本发明采用事件驱动型电路设计方法，电路中不依靠时钟信号，而是通过请求和应答的握手信号驱动电路进行工作，解决了异步FIFO对事件驱动型电路的适配问题。
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公开(公告)号：CN119363077A
公开(公告)日：2025-01-24
申请号：CN202411471038.7
申请日：2024-10-22
Applicant: 兰州大学
Abstract: 本发明公开了一种用于双向导线握手的双向不平衡延迟单元，包括反向传输路径和正向传输路径；反向传输路径包含一个传输门，该传输门的右侧输入通过缓冲器接到传输门使能端；正向传输路径包括信号由左向右依次传输的缓冲器、延迟可调的延迟模块、以及自关断的传输门，所述自关断的传输门左侧输入串联反相器同时作为传输门的使能信号；所述延迟可调的延迟模块包括多个复位端口依次连接的带复位的最小延迟模块，最小延迟模块由一个与门和标准延迟单元组成。本发明提供的双向不平衡延迟单元仅具有正向延迟，基本消除了长距离通信时信号的反向传播延时，结构简单，使用方便；延迟单元可以在双向导线或单向导线上使用，适用性强。
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公开(公告)号：CN119440628B
公开(公告)日：2025-03-28
申请号：CN202510044480.X
申请日：2025-01-11
Applicant: 兰州大学
IPC: G06F9/30 , G06F9/318 , G06F9/38 , G06F1/3234
Abstract: 本发明公开了一种压缩与非压缩指令集的并行处理模块、方法及异步电路，首先将混合指令存入缓冲区Buffer1模块中，然后通过mixedInstrDivsion模块分离出压缩指令与非压缩指令，将分离出的非压缩指令直接存入缓冲区Buffer2模块中，分离出的压缩指令通过mixInstrProcess模块进行扩展，一轮并行完成对4条压缩指令的扩展，最后将扩展后的非压缩指令存入缓冲区Buffer2模块中，供译码模块使用。通过采用并行化处理方法使得在同等时间段内划分和扩展出更多指令，提升超标量处理器中压缩处理阶段的指令处理速度，整体阶段实现多条指令并行执行，提高处理器的性能。本发明的并行处理模块采用BBD型异步电路实现，不仅避免了时钟问题，而且能够大幅度地降低功耗。
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公开(公告)号：CN117174245A
公开(公告)日：2023-12-05
申请号：CN202311211733.5
申请日：2023-09-19
Applicant: 兰州大学
IPC: G16H20/13 , G16H20/90 , G16H50/70 , G06F18/2415 , G06F18/25
Abstract: 本发明公开了一种基于草药属性和功效的中药方剂重定位方法，遵循推荐系统的逻辑，可以通过深度学习充分挖掘中药方剂和疾病的特征信息，探究方剂与疾病或症状的潜在关系。该方法提出一个深度学习模型MF‑RS，共包括7个子模块，分别为输入模块(Input)、草药特征处理模块(Mherb)、方剂功效处理模块(Mnlp‑e)、疾病处理模块(Mnlp‑d)、特征拼接模块(Mconcatenate)、多层感知机模块(Mmlp)和输出模块(Output)。其中输入模块(Input)基于中医理论处理算法的输入，输出模块(Output)为输出，即方剂能治疗疾病的概率，其他层为深度学习算法的内部隐藏单元。本发明的有益效果是：该技术基于推荐系统原理，使用深度学习算法对方剂的草药属性特征和功效特征，以及疾病或症状特征进行充分学习，发掘中药方剂多层次的治疗潜力，实现中药方剂重定位的功能，在降低药物研发时间和成本的同时，保护、传承和发展了中医药文化。
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Patent Agency Ranking
公开(公告)号：CN119989998A
公开(公告)日：2025-05-13
申请号：CN202510466830.1
申请日：2025-04-15
Applicant: 兰州大学
Abstract: 本发明公开了一种基于“发送‑中继‑接收”结构的异步微流水线结构，包括异步控制组件，所述异步控制组件包括发送者(Sender)、中继者(Relay)、接收者(Receiver)或允许中继者(PmtRelay)中的一种或多种，Sender包括触发器、反相器和延时模块；Relay由异或门、同或门、与门、D触发器、反相器、延时模块组成，基于Click异步控制器实现；Receiver包括触发器；PmtRelay在Click控制器中增加pmt控制机制；所述异步控制组件为Fifo、PmtFifo、Selector、Splitter、WaitMerge、MutexMerge中的一种，由一种或多种所述异步控制组件搭建异步微流水线结构。本发明的异步微流水结构，提供了细粒度的控制，利用事件流动来带动控制，采用统一的控制链模板，在设计上更加直白简单，该结构更加关注事件信号的延迟和生成条件，设计过程更加灵活高效。
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公开(公告)号：CN119322604B
公开(公告)日：2025-04-11
申请号：CN202411871446.1
申请日：2024-12-18
Applicant: 兰州大学
Abstract: 本发明公开了一种异步CIOS模乘算法及异步模乘架构，将CIOS模乘算法中对j的三个小循环进行合并，省去对j的前两个小循环的数据暂存，对j的第三个小循环的计算融合在对j的第二个小循环计算后的第二级流水中，形成两级流水线，对j的第一个小循环执行完第一轮计算后，对j的第二个小循环开始第一轮计算并完成对j的第三个小循环的赋值，同时，对j的第一个小循环开始执行第二轮计算，以此类推；CIOS模乘算法中对i的大环路内部计算的流水线通过异步电路完成并行计算。异步微流水线包括FIFO、Fork和Merge三种基本结构。本发明将CIOS模乘算法的环路进行合并，利用异步电路实现了大环路内部计算的流水线并行计算，减小计算面积的同时提高了计算速度。
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公开(公告)号：CN119781834A
公开(公告)日：2025-04-08
申请号：CN202510274448.0
申请日：2025-03-10
Applicant: 兰州大学
IPC: G06F9/38
Abstract: 本发明公开了一种超标量处理器中地址相关性的异步并行处理方法及系统，指令数据包进入到发射单元后，根据每条指令的类型将指令送入相应的发射队列，发射队列采用轮询的方式请求发射指令，当选中指令满足发射条件时进行发射；一轮指令中，对于Load指令，以Store指令为边界分组，组内Load指令乱序执行；访存指令进入访存阶段后，Store指令执行时，暂存在缓冲表中，Load指令执行时通过检测当前Load指令和缓冲表中Store指令是否存在地址相关性，若不存在则访问内存取数，存在则从缓冲表中取数。本发明基于异步电路的设计引入访存指令部分乱序执行和访存指令地址相关性处理机制，提高了超标量处理器对访存指令的吞吐效率，提升了指令执行速度和处理效率。
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公开(公告)号：CN119045890B
公开(公告)日：2025-01-21
申请号：CN202411533172.5
申请日：2024-10-30
Applicant: 兰州大学
IPC: G06F9/30
Abstract: 本发明公开了一种完备的RISC‑V压缩指令集定制方法，首先，将压缩指令集RV32C中的浮点操作区间去除，同时将RV32C中的5bit寄存器地址缩减到4bit，空闲出来的空间用于扩展功能码区间或者立即数长度，并对移位区间进行区间重排；其次，根据对基准程序集的统计分析，定制CSR类型指令、条件跳转指令、Load指令及Store指令；然后，定制使用频率较低且RV32C中不支持的指令；最后，定制长立即数加载指令。本发明在保留原有压缩扩展中整型指令的基础上，将浮点操作指令移除，并通过寄存器地址缩减、区间重排等技术支持RVE中的所有操作，从而形成一个完备的压缩指令集；能够在深嵌入式领域降低指令存储空间，进一步降低深嵌入式系统的功耗及成本。
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公开(公告)号：CN119127316B
公开(公告)日：2025-02-28
申请号：CN202411628890.0
申请日：2024-11-14
Applicant: 兰州大学
Abstract: 本发明公开了一种基于锁机制处理异步流水线控制冒险的方法，处理器采用三级流水处理器，其外设的中断通过片上网络将中断信息传输至数据处理中心，处理器核通过数据处理中心与片上网络进行数据交换，处理器核中指令预取和译码之间、译码和执行之间、以及执行和访存之间均设置锁寄存器，第一级锁寄存器的结果基于click异步控制器实现，其输入端经过异或之后与pmt信号相与；其它级锁寄存器采用分支结构，当流水线中剩余指令执行完后，保存现场，之后打开全部的锁，此时提前取到的指令将正常进入译码阶段。本发明采用异步无时钟电路设计，避免了时钟偏斜等问题，既不影响流水线中正常的指令又节约了取值的时间，具有低功耗和高性能的潜力。
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