公开(公告)号：CN101409616A

公开(公告)日：2009-04-15

申请号：CN200810169878.2

申请日：2008-10-10

Applicant: 佳能株式会社

Inventor： 堀田博久 ,  熊取谷昭彦

IPC: H04L9/06 ,  G06F7/00

Abstract: 本发明通过减小在每个时钟周期时段用于每个子块变换的信号处理时间总和之间的差，使得比以前更小的硬件实现AES加密或解密所要求的周期次数。为此，加密/解密电路包括第一AddRoundKey变换模块、第二AddRoundKey变换模块、ShiftRows变换模块、SubBytes变换模块、MixColumns变换模块及数据保持单元，其中在加密周期，第一AddRoundKey变换模块和第二AddRoundKey变换模块使用不同的轮回密钥被执行。

公开(公告)号：CN101409616B

公开(公告)日：2011-07-13

申请号：CN200810169878.2

申请日：2008-10-10

Applicant: 佳能株式会社

Inventor： 堀田博久 ,  熊取谷昭彦

IPC: H04L9/06 ,  G06F7/00

Abstract: 本发明通过减小在每个时钟周期时段用于每个子块变换的信号处理时间总和之间的差，使得比以前更小的硬件实现AES加密或解密所要求的周期次数。为此，加密/解密电路包括第一AddRoundKey变换模块、第二AddRoundKey变换模块、ShiftRows变换模块、SubBytes变换模块、MixColumns变换模块及数据保持单元，其中在加密周期，第一AddRoundKey变换模块和第二AddRoundKey变换模块使用不同的轮回密钥被执行。