公开(公告)号：CN107918589A

公开(公告)日：2018-04-17

申请号：CN201711129430.3

申请日：2017-11-15

Applicant: 中国计量大学

Inventor： 张淑琴 ,  郑慧伟 ,  谢沛 ,  杨琳 ,  孟庆阳 ,  杨润光 ,  陈亮 ,  黄军

IPC: G06F12/0884

CPC classification number: G06F12/0884

Abstract: 本发明提供一种基于FPGA的DMX512信号高效缓存并发系统，包括数据库、数据输入接口、存储模块1、存储模块2、数据暂存模块以及8个DMX512数据输出模块；其中数据库用于提供当前存储模块序号、读使能信号、读地址信号、DMX512数据帧、数据暂存字节数、DMX512数据更新时间；其中数据输入接口与存储模块1、存储模块2相连，存储模块1、存储模块2与数据暂存模块相连，数据暂存模块与8个DMX512数据输出模块相连；本发明可以将8个灯光信号数据包转换成8路标准DMX512信号并行输出，具备高效稳定的数据转换特点，且兼容不同型号的FPGA芯片移植代码，通用性好。

公开(公告)号：CN107918589B

公开(公告)日：2021-05-04

申请号：CN201711129430.3

申请日：2017-11-15

Applicant: 中国计量大学

Inventor： 张淑琴 ,  郑慧伟 ,  谢沛 ,  杨琳 ,  孟庆阳 ,  杨润光 ,  陈亮 ,  黄军

IPC: G06F12/0884

Abstract: 本发明提供一种基于FPGA的DMX512信号高效缓存并发系统，包括数据库、数据输入接口、存储模块1、存储模块2、数据暂存模块以及8个DMX512数据输出模块；其中数据库用于提供当前存储模块序号、读使能信号、读地址信号、DMX512数据帧、数据暂存字节数、DMX512数据更新时间；其中数据输入接口与存储模块1、存储模块2相连，存储模块1、存储模块2与数据暂存模块相连，数据暂存模块与8个DMX512数据输出模块相连；本发明可以将8个灯光信号数据包转换成8路标准DMX512信号并行输出，具备高效稳定的数据转换特点，且兼容不同型号的FPGA芯片移植代码，通用性好。