公开(公告)号：CN101320344B

公开(公告)日：2010-10-13

申请号：CN200810116243.6

申请日：2008-07-07

Applicant: 中国科学院计算技术研究所

Inventor： 马啸宇 ,  范东睿 ,  包尔固德 ,  张轮凯

IPC: G06F11/26

Abstract: 本发明提供一种多核或众核处理器功能验证设备，包括重复逻辑电路、片上存储以及其它逻辑电路；重复逻辑电路包括用于模拟多核或众核处理器中的各个结点的复用结点、用于对复用结点的功能验证过程进行控制的控制模块和用于存储与所述复用结点的功能验证过程相关数据的存储模块；其中，片上存储和存储模块在所述FPGA的片上存储资源上实现；其它逻辑电路、控制模块和复用结点在FPGA的可编程逻辑资源上实现。本发明突破了FPGA芯片可编程逻辑容量大小对多核或众核处理器功能验证的限制，以增加运行时间为代价，减小硬件资源的开销，提供了一种通用的对多核或众核处理器功能验证的方法，具有良好的灵活性和扩展性。

公开(公告)号：CN101320344A

公开(公告)日：2008-12-10

申请号：CN200810116243.6

申请日：2008-07-07

Applicant: 中国科学院计算技术研究所

Inventor： 马啸宇 ,  范东睿 ,  包尔固德 ,  张轮凯

IPC: G06F11/26

Abstract: 本发明提供一种多核或众核处理器功能验证设备，包括重复逻辑电路、片上存储以及其它逻辑电路；重复逻辑电路包括用于模拟多核或众核处理器中的各个结点的复用结点、用于对复用结点的功能验证过程进行控制的控制模块和用于存储与所述复用结点的功能验证过程相关数据的存储模块；其中，片上存储和存储模块在所述FPGA的片上存储资源上实现；其它逻辑电路、控制模块和复用结点在FPGA的可编程逻辑资源上实现。本发明突破了FPGA芯片可编程逻辑容量大小对多核或众核处理器功能验证的限制，以增加运行时间为代价，减小硬件资源的开销，提供了一种通用的对多核或众核处理器功能验证的方法，具有良好的灵活性和扩展性。