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公开(公告)号：CN113127065B
公开(公告)日：2022-07-08
申请号：CN202110419624.7
申请日：2021-04-19
Applicant: 之江实验室 , 中国科学院计算技术研究所
IPC: G06F9/38 , G06F9/30 , G06F12/0811 , G06F12/0842 , G06F12/0875
Abstract: 本发明公开了一种基于纯缺失检测方法的存算一体程序划分方法及装置，方法包括：S1，判断代码是否为循环体；S2，如果是，将循环体的部分指令在CPU上执行，通过检测纯缺失，计算出纯缺失率，缺失检测包括：S21，当发生cache命中，记录当前的缓存行信息到命中列表中，缺失状态保持寄存器，记录缺失的缓存行信息到缺失列表中；S22，比较命中列表和缺失列表，找出纯缺失；S3，如果纯缺失率大于预设的阈值，将循环体划分到存算一体计算单元中进行计算。装置包括：CPU和存算一体单元，CPU上设有划分识别模块，该模块进行的循环采样，包括相互连接的最后一级缓存和缺失状态保持寄存器，最后一级缓存中设有纯缺失侦测部件。
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公开(公告)号：CN113127065A
公开(公告)日：2021-07-16
申请号：CN202110419624.7
申请日：2021-04-19
Applicant: 之江实验室 , 中国科学院计算技术研究所
IPC: G06F9/38 , G06F9/30 , G06F12/0811 , G06F12/0842 , G06F12/0875
Abstract: 本发明公开了一种基于纯缺失检测方法的存算一体程序划分方法及装置，方法包括：S1，判断代码是否为循环体；S2，如果是，将循环体的部分指令在CPU上执行，通过检测纯缺失，计算出纯缺失率，缺失检测包括：S21，当发生cache命中，记录当前的缓存行信息到命中列表中，缺失状态保持寄存器，记录缺失的缓存行信息到缺失列表中；S22，比较命中列表和缺失列表，找出纯缺失；S3，如果纯缺失率大于预设的阈值，将循环体划分到存算一体计算单元中进行计算。装置包括：CPU和存算一体单元，CPU上设有划分识别模块，该模块进行的循环采样，包括相互连接的最后一级缓存和缺失状态保持寄存器，最后一级缓存中设有纯缺失侦测部件。
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Patent Agency Ranking
公开(公告)号：CN115423083A
公开(公告)日：2022-12-02
申请号：CN202211126536.9
申请日：2022-09-16
Applicant: 中国科学院计算技术研究所
Abstract: 一种双调度模式的神经网络加速器，所述加速器包括矩阵运算阵列、池化单元、激活单元，所述加速器还包括阵列切换模块、双调度缓存模块、辅助运算模块，其中：所述阵列切换模块用于控制矩阵运算阵列中子运算单元的之间的连接方式以实现矩阵运算阵列的阵列模式切换、控制双调度缓存模块缓存数据和传输数据的方式、以及控制辅助运算模块执行辅助运算；所述双调度缓存模块用于按照加速器对应的调度模式缓存从外部存储介质获取待处理的神经网络数据以及按照对应的调度模式将数据传输给矩阵运算阵列；所述辅助运算模块用于基于阵列切换控制模块的控制对矩阵运算阵列在串行阵列模式下执行运算后的结果进行加法计算。
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公开(公告)号：CN112308222B
公开(公告)日：2023-06-23
申请号：CN202011162580.6
申请日：2020-10-27
Applicant: 之江实验室 , 中国科学院计算技术研究所
Abstract: 本发明属于计算机体系结构模拟器设计领域，涉及一种基于RRAM存算一体全系统模拟器及其设计方法，该方法为：在神经网络计算代码中，将要在存算一体阵列模块中执行的代码进行标记，根据标记进行程序划分，然后将标记出的代码进行程序加载，加载到RRAM存算一体阵列上，利用GEM5模拟器转换为伪指令并提供译码支持，所述伪指令被指定加载至特定的可操作地址空间，对应于RRAM存算一体阵列，最后通过RRAM存算一体阵列模拟模块进行模拟仿真，未标记代码分配至CPU模块进行模拟仿真。本发明能够实现全系统模拟，模拟出RRAM存算一体模块、控制器模块、内存模块以及整个系统的性能参数，为实际的存算一体体系结构设计提供方案，减少存算一体体系结构研究的设计周期。
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公开(公告)号：CN115906943A
公开(公告)日：2023-04-04
申请号：CN202211511675.3
申请日：2022-11-29
Applicant: 中国科学院计算技术研究所
IPC: G06N3/0464 , G06N3/063 , G06N3/08
Abstract: 本发明提供了一种用于神经网络加速器的存储介质的数据管理方法，所述存储介质包括主存，所述方法包括：获取待加速的基于神经网络的模型的结构信息和指令信息；根据所述结构信息和指令参数，在所述存储介质中划分出专用存储区域用以存储所述模型对应的指令和数据；其中，所述专用存储区域包括：指令区，用于存储加速器对模型进行加速运算所需的指令；数据堆叠区，用于存储相应层输出的将在间隔的其他层使用的中间结果数据，并在区内进行空间复用；数据暂存区，用于存储相应层输出的只在该层的下一层使用的中间结果数据，并在区内进行空间复用。
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公开(公告)号：CN114841329A
公开(公告)日：2022-08-02
申请号：CN202210627742.1
申请日：2022-06-06
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种支持多序列运算的神经网络加速器及加速装置。本发明的神经网络加速器包括至少一个多序列处理装置，每个所述多序列处理装置包括运算功能模块和数据连接管理单元，所述运算功能模块包括：至少一个乘法运算模块、至少两个加法运算模块、至少一个寄存器模块、一个逻辑运算模块以及一个激活函数运算模块。本发明针对神经网络架构对非网络视觉算法任务算子的低效处理问题，提出了一种能够执行多种非神经网络算子以及支持多种向量序列操作的神经网络加速器架构。通过设计可线上配置数据操作序列的处理单元，并组合为相应的并行阵列，以实现多种视觉算法并行操作的兼容以及计算效率的提升。
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公开(公告)号：CN112308222A
公开(公告)日：2021-02-02
申请号：CN202011162580.6
申请日：2020-10-27
Applicant: 之江实验室 , 中国科学院计算技术研究所
Abstract: 本发明属于计算机体系结构模拟器设计领域，涉及一种基于RRAM存算一体全系统模拟器及其设计方法，该方法为：在神经网络计算代码中，将要在存算一体阵列模块中执行的代码进行标记，根据标记进行程序划分，然后将标记出的代码进行程序加载，加载到RRAM存算一体阵列上，利用GEM5模拟器转换为伪指令并提供译码支持，所述伪指令被指定加载至特定的可操作地址空间，对应于RRAM存算一体阵列，最后通过RRAM存算一体阵列模拟模块进行模拟仿真，未标记代码分配至CPU模块进行模拟仿真。本发明能够实现全系统模拟，模拟出RRAM存算一体模块、控制器模块、内存模块以及整个系统的性能参数，为实际的存算一体体系结构设计提供方案，减少存算一体体系结构研究的设计周期。
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