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公开(公告)号：CN117852589A
公开(公告)日：2024-04-09
申请号：CN202311818871.X
申请日：2023-12-27
Applicant: 中国科学院计算技术研究所
IPC: G06N3/0464 , G06N3/063 , G06N3/126 , G06N5/04
Abstract: 本发明提供了一种用于加速卷积神经网络推理的存内加速器，所述存内加速器包括全局内存、片上路由以及与全局内存相连的多个核心，每个核心包括：控制单元，用于获取指令流，基于指令流控制各个单元执行对应的操作，其中，指令流包括：计算操作和访存操作；本地内存单元，用于执行访存操作，根据滑窗的大小按顺序访问全局内存中卷积神经网络的输入数据，以得到计算操作对应的输入数据，并将对应的输入数据发送至存内计算矩阵单元；存内计算矩阵单元，其包括多个存内计算阵列，每个存内计算阵列用于执行所述计算操作，根据计算操作对应的输入数据进行矩阵‑向量乘法计算；向量功能单元，用于执行计算操作，根据矩阵‑向量乘法计算的结果进行后处理。
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