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公开(公告)号：CN104700889B
公开(公告)日：2017-08-25
申请号：CN201510142476.3
申请日：2015-03-27
Applicant: 中国科学院自动化研究所
IPC: G11C11/413
Abstract: 本发明提出一种基于DICE结构的静态随机访问存储器的存储单元，包括冗余信息锁存电路和冗余位选择电路，冗余信息锁存电路由4个MOS管构成，包括4个数据存储点；冗余位选择电路也由4个MOS管构成，MOS管M0、M1、M2、M3漏极分别连接在4个数据存储点X0、X1、X2、X3上；其中M0、M2的源极连接在一起，接至位线BL；M1、M3的源极连接在一起，接至位线BLB；4个MOS管的栅极连接在一起，连接到字线WL。本发明在不增加明显复杂性，仅增加少量的面积即可保证存储单元受到粒子轰击时不发生状态翻转，保证数据正确。
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公开(公告)号：CN104851451A
公开(公告)日：2015-08-19
申请号：CN201510142872.6
申请日：2015-03-27
Applicant: 中国科学院自动化研究所
IPC: G11C11/413
Abstract: 本发明提出了一种基于电阻加固的静态随机访问存储器的存储单元，包括锁存电路和位选择电路，锁存电路由两个PMOS管P1和P2、两个NMOS管N1和N2、第一阻容网络和第二阻容网络构成；位选择电路由NMOS管N5和N6组成；锁存电路形成4个存储点X1、X1B、X2、X2B；相对于传统6T结构存储单元，添加了阻容网络，在不改变原读操作通路，在不增加明显复杂性情况下，以增加少量面积为代价，保证存储单元不发生单粒子翻转，保证数据正确。
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Patent Agency Ranking
公开(公告)号：CN104851450A
公开(公告)日：2015-08-19
申请号：CN201510142765.3
申请日：2015-03-27
Applicant: 中国科学院自动化研究所
IPC: G11C11/413
CPC classification number: G11C11/419
Abstract: 本发明提出了一种基于阻容加固的静态随机访问存储器的存储单元，包括锁存电路和位选择电路，锁存电路由两个PMOS管P1和P2、两个NMOS管N1和N2、第一阻容网络和第二阻容网络构成；位选择电路由NMOS管N5和N6组成；锁存电路形成4个存储点X1、X1B、X2、X2B，在其中一对互补数据存储点之间设置耦合电容C；相对于传统6T结构存储单元，添加了阻容网络和耦合电容，在不改变原读操作通路，在不增加明显复杂性情况下，以增加少量面积为代价，保证存储单元不发生单粒子翻转，保证数据正确。
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公开(公告)号：CN104851451B
公开(公告)日：2018-03-06
申请号：CN201510142872.6
申请日：2015-03-27
Applicant: 中国科学院自动化研究所
IPC: G11C11/413
Abstract: 本发明提出了一种基于电阻加固的静态随机访问存储器的存储单元，包括锁存电路和位选择电路，锁存电路由两个PMOS管P1和P2、两个NMOS管N1和N2、第一阻容网络和第二阻容网络构成；位选择电路由NMOS管N5和N6组成；锁存电路形成4个存储点X1、X1B、X2、X2B；相对于传统6T结构存储单元，添加了阻容网络，在不改变原读操作通路，在不增加明显复杂性情况下，以增加少量面积为代价，保证存储单元不发生单粒子翻转，保证数据正确。
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公开(公告)号：CN111325321A
公开(公告)日：2020-06-23
申请号：CN202010091024.8
申请日：2020-02-13
Applicant: 中国科学院自动化研究所
Abstract: 本发明属于类脑计算领域，具体涉及一种基于多神经网络融合的类脑计算系统及指令集的执行方法，旨在解决现有类脑计算系统无法实现深度神经网络和脉冲神经网络并行融合计算的问题。本系统用于对深度神经网络、脉冲神经网络进行并行运算，其包括局部紧耦合计算簇、PCIE接口、内部数据总线；各局部紧耦合计算簇之间通过内部数据总线电性连接，用于对深度神经网络或脉冲神经网络进行运算，由N×N个神经元引擎NE组成，各NE共用一个神经元缓冲区；NE用于对神经元模型数据进行矩阵运算和向量运行算；PCIE接口与计算机主板PCIE插槽匹配，用于类脑计算系统与外部设备的数据交互。本发明实现了深度神经网络和脉冲神经网络的并行运算。
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公开(公告)号：CN104700889A
公开(公告)日：2015-06-10
申请号：CN201510142476.3
申请日：2015-03-27
Applicant: 中国科学院自动化研究所
IPC: G11C11/413
Abstract: 本发明提出一种基于DICE结构的静态随机访问存储器的存储单元，包括冗余信息锁存电路和冗余位选择电路，冗余信息锁存电路由4个MOS管构成，包括4个数据存储点；冗余位选择电路也由4个MOS管构成，MOS管M0、M1、M2、M3漏极分别连接在4个数据存储点X0、X1、X2、X3上；其中M0、M2的源极连接在一起，接至位线BL；M1、M3的源极连接在一起，接至位线BLB；4个MOS管的栅极连接在一起，连接到字线WL。本发明在不增加明显复杂性，仅增加少量的面积即可保证存储单元受到粒子轰击时不发生状态翻转，保证数据正确。
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公开(公告)号：CN111325321B
公开(公告)日：2023-08-29
申请号：CN202010091024.8
申请日：2020-02-13
Applicant: 中国科学院自动化研究所
Abstract: 本发明属于类脑计算领域，具体涉及一种基于多神经网络融合的类脑计算系统及指令集的执行方法，旨在解决现有类脑计算系统无法实现深度神经网络和脉冲神经网络并行融合计算的问题。本系统用于对深度神经网络、脉冲神经网络进行并行运算，其包括局部紧耦合计算簇、PCIE接口、内部数据总线；各局部紧耦合计算簇之间通过内部数据总线电性连接，用于对深度神经网络或脉冲神经网络进行运算，由N×N个神经元引擎NE组成，各NE共用一个神经元缓冲区；NE用于对神经元模型数据进行矩阵运算和向量运行算；PCIE接口与计算机主板PCIE插槽匹配，用于类脑计算系统与外部设备的数据交互。本发明实现了深度神经网络和脉冲神经网络的并行运算。
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