一种基于失真自适应的高速跳频收发通信装置

    公开(公告)号:CN109412632A

    公开(公告)日:2019-03-01

    申请号:CN201811423846.0

    申请日:2018-11-27

    Abstract: 本发明公开了一种基于失真自适应的高速跳频收发通信装置,涉及高速跳频通信技术领域。其包括FPGA、高速收发射频芯片、上变频器、下变频器、乒乓快跳本振模块、时钟源和电源;所述FPGA用于实现基带复接器、失真自适应调制器、基带分接器、失真自适应解调器、时间窗及跳频切换脉冲产生模块和跳频图案映射模块。本发明可实现收发端的快速跳频同步,且系统具有一定的抗多径能力。本发明装置的核心模块均在FPGA中以全数字方式实现,无需传输TOD信息,具有跳速高,电路简单,可靠性高,稳定性好等特点。

    基于变换域的低密度奇偶校验码干扰抑制方法

    公开(公告)号:CN106301691A

    公开(公告)日:2017-01-04

    申请号:CN201610960763.X

    申请日:2016-11-04

    CPC classification number: H04L1/0048 H04L1/004 H04L1/0061

    Abstract: 本发明是一种通信系统的编码技术。首先,根据信道特性,采用信道估计算法,选择优化的变换阶数α;通过蒙特卡罗仿真,根据变换阶数α选择最优码率;α加权分数域数字信号D,利用最优码率的生成矩阵进行LDPC编码。在通信系统的发送端,对LDPC编码后的信号经过数字调制后,经过-α阶的4-WFRFT由分数域变换到时域,对变换到时域后的信号依次经过并串转换,加入循环前缀和数/模变换后,经过双选信道将信号发射出去。在通信系统的接收端,对信号依次进行模/数变换,去循环前缀,串并转换后进行FFT,将时域信号变换到频域,在α-1阶变换下,变换到原始α阶的加权分数域;对数字解调后的α阶的加权分数域信号进行LDPC译码,最终得到原始信号估计值。

    一种新型阻继网络时隙分配方法
    8.
    发明公开

    公开(公告)号:CN119893686A

    公开(公告)日:2025-04-25

    申请号:CN202411682774.7

    申请日:2024-11-22

    Abstract: 本发明公开了一种新型阻继网络时隙分配方法,属于移动自组网领域。通过为回复确认报文设置与数据发送时隙相关的回复确认时隙,重新规划了网络整体的时序:在采用N时隙空间复用的TDMA方案的阻继网络中,请求报文与数据包都从源节点出发,逐跳逐时隙向外扩散,直到到达目的节点或者自然消亡;而回复确认报文从目的节点出发,逐跳向源节点传播,但由于是反向链路,传播过程中存在信道空闲时隙,表现为某些时隙中网络所有节点“停顿”进行有效信息的传输。本发明针对回复确认报文的传输时序进行了优化,通过对标记为回复确认报文的包设计新的发送时隙,在不违背TDMA协议基本前提的条件下模拟出一条逐跳逐时隙传输的正向路径,提高资源的利用率。

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