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公开(公告)号：CN109037333B
公开(公告)日：2021-04-30
申请号：CN201710445261.8
申请日：2017-06-12
Applicant: 中兴通讯股份有限公司 , 西安电子科技大学
Abstract: 本发明公开了一种碳化硅金属氧化物半导体场效应晶体管及其制造方法，该碳化硅金属氧化物半导体场效应晶体管自下而上依次包括：漏极金属、N+衬底、N‑漂移层、P阱、结型场效应管JFET区域、N+源区、P+接触区、复合栅介质、源极金属和栅极，所述复合栅介质由High‑K介质与SiO2介质横向分布构成。本发明由High‑K介质与SiO2介质的横向分布构成复合栅介质，降低了SiC MOSFET界面陷阱的密度，提升了沟道迁移率，提高了器件的正向导通能力，以减小功率损耗，此外，本发明采用淀积的方式生长复合栅介质的氧化层，使得氧化层的生长速度得到提高，从而降低了工艺成本。
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公开(公告)号：CN107871781A
公开(公告)日：2018-04-03
申请号：CN201610854119.4
申请日：2016-09-27
Applicant: 西安电子科技大学 , 中兴通讯股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L27/02
CPC classification number: H01L29/7802 , H01L27/0203 , H01L29/0603 , H01L29/0684 , H01L29/66666
Abstract: 本发明提供一种碳化硅MOSFET及其制造方法，用以解决现有技术中碳化硅MOSFET界面密度较高的问题，该碳化硅MOSFET包括：碱土金属氧化物形成的界面层，该界面层纵向设置于MOSFET的二氧化硅栅介质层与JFET区域之间，横向设置于MOSFET的两个N+源区接触之间，该碳化硅MOSFET缓解了传统碳化硅MOSFET器件中碳化硅与二氧化硅之间的晶格失配，从而缓和界面应力，减少悬挂键，改善了界面特性，提高了器件性能。
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公开(公告)号：CN109037333A
公开(公告)日：2018-12-18
申请号：CN201710445261.8
申请日：2017-06-12
Applicant: 中兴通讯股份有限公司 , 西安电子科技大学
CPC classification number: H01L29/7802 , H01L21/049 , H01L29/513 , H01L29/66068
Abstract: 本发明公开了一种碳化硅金属氧化物半导体场效应晶体管及其制造方法，该碳化硅金属氧化物半导体场效应晶体管自下而上依次包括：漏极金属、N+衬底、N‑漂移层、P阱、结型场效应管JFET区域、N+源区、P+接触区、复合栅介质、源极金属和栅极，所述复合栅介质由High‑K介质与SiO2介质横向分布构成。本发明由High‑K介质与SiO2介质的横向分布构成复合栅介质，降低了SiC MOSFET界面陷阱的密度，提升了沟道迁移率，提高了器件的正向导通能力，以减小功率损耗，此外，本发明采用淀积的方式生长复合栅介质的氧化层，使得氧化层的生长速度得到提高，从而降低了工艺成本。
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公开(公告)号：CN109037332A
公开(公告)日：2018-12-18
申请号：CN201710441144.4
申请日：2017-06-12
Applicant: 中兴通讯股份有限公司 , 西安电子科技大学
CPC classification number: H01L29/7802 , H01L21/049 , H01L29/513 , H01L29/66068
Abstract: 本发明公开了一种碳化硅金属氧化物半导体场效应晶体管及其制造方法，该碳化硅金属氧化物半导体场效应晶体管自下而上依次包括：漏极金属、N+衬底、N‑漂移层、P阱、结型场效应管JFET区域、N+源区、P+接触区、三层堆栈栅、源极金属和栅极，三层堆栈栅由金属氧化物介质层、High‑K介质层与SiO2介质层纵向堆叠构成。本发明提升了沟道迁移率，提高了器件的正向导通能力，减小了功率损耗，并且抑制了High‑K与栅金属之间的相互渗透，提高了栅极接触的稳定性，此外，采用淀积的方式生长三层堆栈栅的氧化层，使得氧化层的生长速度得到提高，降低了工艺成本。
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公开(公告)号：CN107863392A
公开(公告)日：2018-03-30
申请号：CN201610841740.7
申请日：2016-09-22
Applicant: 中兴通讯股份有限公司 , 西安电子科技大学
CPC classification number: H01L29/94 , H01L21/02104
Abstract: 本发明公开了一种高平带电压稳定性低界面态密度SiC MOS电容及其制造方法，涉及微电子技术领域，所述SiC MOS电容包括：依次叠合排列的负电极、SiC衬底、SiC外延层、第II主族碱土金属氧化物界面层、SiO2栅介质层和正电极，所述SiC MOS电容通过在SiC外延层和SiO2栅介质层之间叠合碱土金属氧化物界面层，缓和界面应力，减少悬挂键，达到了降低界面态密度和边界陷阱密度，改善了界面特性，提升了平带电容的稳定性的目的，提高了SiC MOS电容的质量并增强了其可靠性。
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Patent Agency Ranking
公开(公告)号：CN117766568A
公开(公告)日：2024-03-26
申请号：CN202410084935.6
申请日：2024-01-19
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
IPC: H01L29/06 , H01L29/861 , H01L21/329
Abstract: 本发明涉及一种沟槽二极管雪崩整形器件及其制备方法，N+型衬底层具有斜角侧壁,N‑型外延层的侧壁位于斜角侧壁的延长线上；沟槽区设置于N‑型外延层的上表面下方，沟槽区内间隔设置有若干个沟槽；P+型离子注入区从N‑型外延层的上表面延伸至内部，包括：沟槽注入区和位于沟槽注入区两侧的弧面注入区；沟槽注入区位于沟槽区下方，在沟槽注入区内与沟槽一一对应设置有凸点。本发明通过在P+型离子注入区内设置沟槽注入区并与两侧的弧面注入区相结合，再结合斜角终端特征，弧面注入区与斜角终端形成等效的正斜角结构，缓解了电场集中。若干个凸点进行分压抑制了冶金结拐点位置处的电场集中效应，将电场集中引入体内，利用多点电场集中“准均匀”触发器件。
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公开(公告)号：CN113467562A
公开(公告)日：2021-10-01
申请号：CN202110674626.0
申请日：2021-06-17
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
IPC: G05F1/56
Abstract: 本发明涉及一种高端无运放带隙基准源，包括：PTAT电流产生电路、基准源输出电路和启动电路，其中，PTAT电流产生电路的输出端分别连接基准源输出电路的输入端和启动电路的输入端，PTAT电流产生电路用于产生与温度变化呈正相关的正温度系数电流；基准源输出电路用于产生和输出基准电压；启动电路的输出端分别连接PTAT电流产生电路的输入端和基准源输出电路的输入端，启动电路用于确保高端无运放带隙基准源的启动和工作。本发明的高端带隙基准源，在输入电压变化时，产生一个始终比输入电压低一个带隙电压的参考电压，可广泛应用在高压功率驱动电路中，而且该带隙基准源采用自偏置结构，内部电路不含运算放大器电路，大大降低了电路的功耗和复杂度。
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公开(公告)号：CN112560892A
公开(公告)日：2021-03-26
申请号：CN202011239220.1
申请日：2020-11-09
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
Abstract: 本发明实施例提供的一种基于机器学习的DC‑DC电源的健康状态监测方法，通过构建DC‑DC电源退化电路，获取该电路当前时间的退化特征参数，使用训练好的机器学习分类模型对第一特征向量进行识别，确定DC‑DC电源退化电路所属的故障模式，以此确定该电路中发生退化的易退化元件或者易退化元件组合，实现故障元件的精准定位，然后使用训练好的隐马尔科夫模型对第一特征向量识别，确定DC‑DC电源退化电路的健康状态，以此预测电路的寿命。相较于现有技术的故障定位及寿命预测方法，本发明可以更加简洁的实现精准的故障定位以及提高预测DC‑DC电源寿命的准确性。
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公开(公告)号：CN112821768B
公开(公告)日：2022-07-29
申请号：CN202011584117.0
申请日：2020-12-28
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
IPC: H02M3/335
Abstract: 本发明公开了一种反激同步整流电路，包括：第一同步整流模块，用于产生与原边MOSFET的控制信号互补的副边驱动控制信号；第二同步整流模块，用于根据副边MOSFET的漏极电平和源极电平产生同步整流控制信号；同步整流信号处理模块，用于采集副边驱动控制信号的和同步整流控制信号，并根据所述副边驱动控制信号的上升沿和所述驱动控制信号的下降沿得到所述副边MOSFET的驱动信号；副边驱动模块，所述副边驱动模块用于利用驱动信号驱动所述副边MOSFET。整个反激同步整流电路可以在开始导通和关断时刻均提高反激电路的效率，既可以提高轻载时的效率也可以提高重载时的效率；同时可以抑制次级侧的电压尖峰，提高电路可靠性。
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公开(公告)号：CN119521688A
公开(公告)日：2025-02-25
申请号：CN202411461537.8
申请日：2024-10-18
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
Abstract: 本发明公开了一种基于多沟槽和浮动结的二极管雪崩整型器及其制备方法，该器件包括SiC衬底、SiC外延层、沟槽区、P+区、浮动结区、负电极和正电极；其中，沟槽区设置在SiC外延层的表层，包括均匀分布的多个沟槽；P+区自沟槽区两侧的SiC外延层上表面向下延伸至沟槽区下方，并形成U型结构；P+区的底部向下形成有多个凸起结构；浮动结区设置在SiC外延层内部的中线位置处，包括多个P+型浮动结；P+型浮动结的数量和沟槽的数量以及凸起结构的数量相同；且多个P+型浮动结对应设置在多个沟槽的正下方。该结构设计可以使器件内部电场分布更加均匀，延展了延迟雪崩发生的范围，提升了器件性能，且无需复杂的掺杂工艺。
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