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公开(公告)号：CN102103564A
公开(公告)日：2011-06-22
申请号：CN200910189200.5
申请日：2009-12-22
Applicant: 中兴通讯股份有限公司
IPC: G06F13/40
Abstract: 本发明公开用于实现总线连接的方法及系统，该方法包括：主模块缓冲器接收主模块发起的先进可扩展接口总线的传输请求；所述主模块缓冲器根据所述传输请求写入信息；当所述主模块缓冲器中有信息时，所述主模块缓冲器向从模块缓冲器发送所述信息；之后，所述信息被所述从模块缓冲器发送给从模块。采用本发明提供的用于实现总线连接的方法及系统，在主模块和从模块之间采用了主模块缓冲器和从模块缓冲器，使得主模块和从模块之间的信号输入/输出都是寄存器相连，从而最大程度的保证总线连接的时序优化。
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公开(公告)号：CN101059785A
公开(公告)日：2007-10-24
申请号：CN200610066665.8
申请日：2006-04-17
Applicant: 中兴通讯股份有限公司
IPC: G06F13/28
Abstract: 本发明公开了一种利用DMA控制器实现二维数据搬运的方法，其在DMA控制器中增加设置链表项地址寄存器，所述方法包括步骤：给各寄存器赋值，将源地址、目标地址、链表项地址依次设置到相应的寄存器中；按照链表项的地址将每块需要搬运的存储器空间所对应的源地址寄存器、目标地址寄存器、链表项地址寄存器以及控制寄存器的值存放入存储器中；所述DMA控制器从源地址寄存器中取出源地址，获取该地址所保存的数据，并地址递增搬运下一个数据，直到当前存储器空间的数据搬运完毕。本发明方法由于采用Scatter/Gather链表项的方法，使DMA控制器支持二维数据搬运。
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公开(公告)号：CN1924758A
公开(公告)日：2007-03-07
申请号：CN200510098560.6
申请日：2005-09-02
Applicant: 中兴通讯股份有限公司
Abstract: 本发明公开了一种多时钟域系统复位电路，包括信号延迟部件；双输入单输出的与门1；异步复位类型的主控制时钟域触发器1、异步复位类型的主控制时钟域触发器2；异步复位类型的副控制时钟域触发器1、异步复位类型的副控制时钟域触发器2；异步复位类型的被控制时钟域触发器1、异步复位类型的被控制时钟域触发器2；采用本发明所述的电路，系统对外部复位信号的毛刺不敏感，不会呈亚稳态，系统正常复位；系统中数据通路的传输路径可以比较长；触发器输出不会出现不确定值；不同时钟域的复位顺序化功能消除多时钟域系统复位时的数据传输紊乱，复位阶段数据传输的正确性由复位电路保证，模块电路设计者只需考虑正常工作时数据传输的正确性而不必关心如何保证复位阶段的数据传输正确性。
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公开(公告)号：CN101136855B
公开(公告)日：2012-04-18
申请号：CN200710091152.7
申请日：2007-04-10
Applicant: 中兴通讯股份有限公司
IPC: H04L12/56
Abstract: 本发明公开了一种异步时钟数据传输装置及方法。本发明装置包括：全局时钟计数单元，用于指示快速源时钟域的输入数据的序号；与全局时钟计数单元相连的多通道分配与控制单元，用于根据数据序号循环地对输入数据进行采样；与多通道分配与控制单元相连的同步控制单元，用于将采样到的数据同步到目标时钟域；与同步控制单元相连的字组装单元，用于将同步控制单元同步后的数据组装成组装数据。本发明方法步骤：指示快速源时钟域的输入数据的序号；根据数据序号，通过多个数据通道循环地对输入数据进行采样；将采样到的数据同步到目标时钟域；将同步后的数据组装成组装数据并输出。本发明装置及方法提高了传输效率，控制方法也更为简单。
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公开(公告)号：CN100573537C
公开(公告)日：2009-12-23
申请号：CN200710107658.2
申请日：2007-05-23
Applicant: 中兴通讯股份有限公司
IPC: G06F17/50
Abstract: 本发明公开了一种SOC芯片系统级验证系统及方法，所述系统包括软件平台、硬件平台及SOC芯片，SOC芯片还包括GPIO模块，硬件平台包括GPIO硬件模型，GPIO模块与GPIO硬件模型相连；软件平台实现对硬件平台、GPIO模块和SOC芯片的配置和相关数据处理，并将信号输入到所述GPIO模块，通过GPIO模块转化为硬件输出和输入信号，输出到GPIO硬件模型；硬件平台通过GPIO硬件模型接收来自GPIO模块的输出信号并产生对软件平台的控制信号，将控制信号输入到GPIO模块，通过GPIO模块转化为软件指示变量。本发明还公开了一种利用所述系统进行验证的方法，利用本发明的系统和方法可以对软件平台和硬件平台进行灵活的控制。
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Patent Agency Ranking
公开(公告)号：CN100479407C
公开(公告)日：2009-04-15
申请号：CN200710073992.0
申请日：2007-04-05
Applicant: 中兴通讯股份有限公司
Inventor： 林晓涛
Abstract: 一种同步串行接口装置，该装置为AMBA APB总线从属装置，所述装置由若干从属模块组成，包括AMBA APB总线接口模块，寄存器组模块，发送缓冲区模块，接收缓冲区模块和发送接收控制模块；AMBA APB总线的从属模块，通过主器件配置寄存器方式，实现符合Motorola SPI协议、Texas Instruments SSI协议、National Semiconductor Microwire协议、PhilipsI2S协议的数据流的传输。这种多功能同步串口接口装置由于在发送接收控制模块中增加了I2S电路，实现了用于传输和接收I2S协议的音频数据流，使用本装置提高了芯片管脚资源的利用，达到了用最少的芯片管脚实现更多的功能的目的，提高了系统的性能和灵活性，应用范围更广，使用方便。
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公开(公告)号：CN101051332A
公开(公告)日：2007-10-10
申请号：CN200710107658.2
申请日：2007-05-23
Applicant: 中兴通讯股份有限公司
IPC: G06F17/50
Abstract: 本发明公开了一种SOC芯片系统级验证系统及方法，所述系统包括软件平台、硬件平台及SOC芯片，SOC芯片还包括GPIO模块，硬件平台包括GPIO硬件模型，GPIO模块与GPIO硬件模型相连；软件平台实现对硬件平台、GPIO模块和SOC芯片的配置和相关数据处理，并将信号输入到所述GPIO模块，通过GPIO模块转化为硬件输出和输入信号，输出到GPIO硬件模型；硬件平台通过GPIO硬件模型接收来自GPIO模块的输出信号并产生对软件平台的控制信号，将控制信号输入到GPIO模块，通过GPIO模块转化为软件指示变量。本发明还公开了一种利用所述系统进行验证的方法，利用本发明的系统和方法可以对软件平台和硬件平台进行灵活的控制。
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公开(公告)号：CN1547082A
公开(公告)日：2004-11-17
申请号：CN200310112596.6
申请日：2003-12-12
Applicant: 中兴通讯股份有限公司
IPC: G05B19/05
Abstract: 一种可编程中断控制器，涉及能够从众多主设备中断、从设备中断、软中断和外部中断中选出优先级最高的中断，并向处理器内核(ARM core)发起中断请求的中断控制装置。包括有总线接口模块、中断采样模块、IRQ(普通中断请求)逻辑处理模块、FIQ(快速中断请求)逻辑处理模块、优先级比较模块和信号混合模块。本发明所描述的可编程中断控制器解决了现有技术中中断控制器功能单一、配置不灵活、可重用性差的缺点，它可以灵活地应用于SOC(片上系统)的设计当中，根据系统的需求，可以进行灵活地配置。
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公开(公告)号：CN1277161C
公开(公告)日：2006-09-27
申请号：CN200310112596.6
申请日：2003-12-12
Applicant: 中兴通讯股份有限公司
IPC: G05B19/05
Abstract: 一种可编程中断控制器，涉及能够从众多主设备中断、从设备中断、软中断和外部中断中选出优先级最高的中断，并向处理器内核(ARM core)发起中断请求的中断控制装置。包括有总线接口模块、中断采样模块、IRQ(普通中断请求)逻辑处理模块、FIQ(快速中断请求)逻辑处理模块、优先级比较模块和信号混合模块。本发明所描述的可编程中断控制器解决了现有技术中中断控制器功能单一、配置不灵活、可重用性差的缺点，它可以灵活地应用于SOC(片上系统)的设计当中，根据系统的需求，可以进行灵活的配置。
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公开(公告)号：CN102103564B
公开(公告)日：2013-08-07
申请号：CN200910189200.5
申请日：2009-12-22
Applicant: 中兴通讯股份有限公司
IPC: G06F13/40
Abstract: 本发明公开用于实现总线连接的方法及系统，该方法包括：主模块缓冲器接收主模块发起的先进可扩展接口总线的传输请求；所述主模块缓冲器根据所述传输请求写入信息；当所述主模块缓冲器中有信息时，所述主模块缓冲器向从模块缓冲器发送所述信息；之后，所述信息被所述从模块缓冲器发送给从模块。采用本发明提供的用于实现总线连接的方法及系统，在主模块和从模块之间采用了主模块缓冲器和从模块缓冲器，使得主模块和从模块之间的信号输入/输出都是寄存器相连，从而最大程度的保证总线连接的时序优化。
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