公开(公告)号：CN108666285B

公开(公告)日：2021-10-01

申请号：CN201710638706.4

申请日：2017-07-31

Applicant: 东芝存储器株式会社

Inventor： 久米一平 ,  松田竹人 ,  奥田真也 ,  村野仁彦

IPC: H01L23/48 ,  H01L21/768

Abstract: 实施方式提供一种具有能抑制缺陷产生的TSV的半导体装置及半导体装置的制造方法。实施方式的半导体装置具有：半导体衬底，设有从第1面贯通到与所述第1面为相反侧的第2面的贯通孔；金属部，形成于所述贯通孔内部；及绝缘膜，设于所述半导体衬底与所述金属部之间，且具有1μm以下的厚度。而且，实施方式的半导体装置的制造方法包含如下步骤：形成贯通半导体衬底且开口的贯通孔；在所述半导体衬底的第1面上及所述贯通孔的内部，以150℃以下形成具有1μm以下的厚度的绝缘膜；及在所述贯通孔的内部形成金属部。

公开(公告)号：CN110534492A

公开(公告)日：2019-12-03

申请号：CN201811579747.1

申请日：2018-12-24

Applicant: 东芝存储器株式会社

Inventor： 久米一平 ,  松田竹人 ,  奥田真也 ,  村野仁彦

IPC: H01L23/48 ,  H01L21/768

Abstract: 实施方式提供一种能够抑制缺陷产生的具有TSV的半导体装置及其制造方法。实施方式的半导体装置具有：半导体衬底，设置着从第1面贯通至与所述第1面为相反侧的第2面的贯通孔；金属部，形成在贯通孔的内部；第1绝缘膜，设置在半导体衬底的第2面上及贯通孔的侧面；及第2绝缘膜，设置在半导体衬底的贯通孔的侧面上的金属部侧的第1绝缘膜上。

公开(公告)号：CN108666285A

公开(公告)日：2018-10-16

申请号：CN201710638706.4

申请日：2017-07-31

Applicant: 东芝存储器株式会社

Inventor： 久米一平 ,  松田竹人 ,  奥田真也 ,  村野仁彦

IPC: H01L23/48 ,  H01L21/768

CPC classification number: H01L23/481 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/3065 ,  H01L21/31116 ,  H01L21/76828 ,  H01L21/76831 ,  H01L21/76846 ,  H01L21/76873 ,  H01L21/76874 ,  H01L21/76877 ,  H01L21/76898 ,  H01L23/528 ,  H01L23/53209 ,  H01L23/53295 ,  H01L24/13 ,  H01L2224/13025

Abstract: 实施方式提供一种具有能抑制缺陷产生的TSV的半导体装置及半导体装置的制造方法。实施方式的半导体装置具有：半导体衬底，设有从第1面贯通到与所述第1面为相反侧的第2面的贯通孔；金属部，形成于所述贯通孔内部；及绝缘膜，设于所述半导体衬底与所述金属部之间，且具有1μm以下的厚度。而且，实施方式的半导体装置的制造方法包含如下步骤：形成贯通半导体衬底且开口的贯通孔；在所述半导体衬底的第1面上及所述贯通孔的内部，以150℃以下形成具有1μm以下的厚度的绝缘膜；及在所述贯通孔的内部形成金属部。