公开(公告)号：CN109711433A

公开(公告)日：2019-05-03

申请号：CN201811451465.3

申请日：2018-11-30

Applicant: 东南大学 ,  东南大学—无锡集成电路技术研究所 ,  南京三宝科技股份有限公司

Inventor： 陆生礼 ,  庞伟 ,  阮小千 ,  范雪梅 ,  武瑞利 ,  向丽苹 ,  梁彪

IPC: G06K9/62

Abstract: 本发明公开一种基于元学习的细粒度分类方法，步骤是：建立外部数据集，将数据集分为训练集、验证集和测试集，三者之间的样本类别互不相交，且测试集的样本类别小于训练集；对数据集中的样本进行数据增强；建立卷积神经网络，该卷积神经网络的输入为彩色图片，输出为彩色图片所属类别，分类层的长度等于外部数据集的类别数，损失函数采用softmax loss；采用训练集训练细粒度分类网络；利用测试集对预训练好的卷积神经网络进行测试，并根据测试结果对卷积神经网络进行微调。此种方法可以快速生成一个良好的通用初始化模型，可以使得在测试相关但不同的类别时，仅用较少的样本就可以取得较好的分类效果，来解决细粒度分类时没有大数据集的问题。

公开(公告)号：CN108806243B

公开(公告)日：2020-09-29

申请号：CN201810371782.8

申请日：2018-04-24

Applicant: 东南大学 ,  东南大学—无锡集成电路技术研究所

Inventor： 陆生礼 ,  庞伟 ,  范雪梅 ,  泮雯雯 ,  武瑞利

IPC: G08G1/01 ,  G08G1/017 ,  G08G1/065 ,  G08G1/08 ,  G08G1/081 ,  G06K9/62

Abstract: 本发明公开了一种基于Zynq‑7000的交通流量信息采集终端，属于交通控制系统信号装置的技术领域。该终端以Zynq‑7000芯片为载体，搭建了包含视频图像采集传感器、外部存储器模块、HDMI显示器的架构，使用AXI4总线进行PS模块和PL模块内部互联，设计了加速卷积神经网络计算的IP核，采用MCU驱动AXI4‑VDMA IP核和AXI4‑DMA IP核的通信架构实现了PS模块和PL模块的实时数据交互，将视频图像采集、存储、目标检测、流量统计、显示输出等功能集成单芯片上，集成度高，高速度和低延迟的数字图像处理和数据传输能够满足交通流量统计的实时性要求。

公开(公告)号：CN108806243A

公开(公告)日：2018-11-13

申请号：CN201810371782.8

申请日：2018-04-24

Applicant: 东南大学 ,  东南大学—无锡集成电路技术研究所

Inventor： 陆生礼 ,  庞伟 ,  范雪梅 ,  泮雯雯 ,  武瑞利

IPC: G08G1/01 ,  G08G1/017 ,  G08G1/065 ,  G08G1/08 ,  G08G1/081 ,  G06K9/62

Abstract: 本发明公开了一种基于Zynq‑7000的交通流量信息采集终端，属于交通控制系统信号装置的技术领域。该终端以Zynq‑7000芯片为载体，搭建了包含视频图像采集传感器、外部存储器模块、HDMI显示器的架构，使用AXI4总线进行PS模块和PL模块内部互联，设计了加速卷积神经网络计算的IP核，采用MCU驱动AXI4‑VDMA IP核和AXI4‑DMA IP核的通信架构实现了PS模块和PL模块的实时数据交互，将视频图像采集、存储、目标检测、流量统计、显示输出等功能集成单芯片上，集成度高，高速度和低延迟的数字图像处理和数据传输能够满足交通流量统计的实时性要求。

公开(公告)号：CN110390383B

公开(公告)日：2021-04-06

申请号：CN201910554531.8

申请日：2019-06-25

Applicant: 东南大学

Inventor： 陆生礼 ,  庞伟 ,  武瑞利 ,  樊迎博 ,  刘昊 ,  黄成

IPC: G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: 本发明公开了一种基于幂指数量化的深度神经网络硬件加速器，涉及深度神经网络卷积计算硬件加速的处理器结构，属于计算、推算、计数的技术领域。硬件加速器包括：AXI‑4总线接口、输入缓存区、输出缓存区、权重缓存区、权重索引缓存区、编码模块、可配置状态控制器模块、PE阵列。输入缓存区和输出缓存区设计成行缓存结构；编码器依据有序量化集对权重编码，该量化集存放所有权重量化后的绝对值可能取值。加速器计算时，PE单元从输入缓存区、权重索引缓存区读取数据进行移位计算，将计算结果送至输出缓存区。本发明用移位运算代替浮点乘法运算，降低了对计算资源、存储资源以及通信带宽的要求，进而提高了加速器计算效率。

公开(公告)号：CN110390383A

公开(公告)日：2019-10-29

申请号：CN201910554531.8

申请日：2019-06-25

Applicant: 东南大学

Inventor： 陆生礼 ,  庞伟 ,  武瑞利 ,  樊迎博 ,  刘昊 ,  黄成

IPC: G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: 本发明公开了一种基于幂指数量化的深度神经网络硬件加速器，涉及深度神经网络卷积计算硬件加速的处理器结构，属于计算、推算、计数的技术领域。硬件加速器包括：AXI-4总线接口、输入缓存区、输出缓存区、权重缓存区、权重索引缓存区、编码模块、可配置状态控制器模块、PE阵列。输入缓存区和输出缓存区设计成行缓存结构；编码器依据有序量化集对权重编码，该量化集存放所有权重量化后的绝对值可能取值。加速器计算时，PE单元从输入缓存区、权重索引缓存区读取数据进行移位计算，将计算结果送至输出缓存区。本发明用移位运算代替浮点乘法运算，降低了对计算资源、存储资源以及通信带宽的要求，进而提高了加速器计算效率。