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公开(公告)号：CN119148973A
公开(公告)日：2024-12-17
申请号：CN202411179808.0
申请日：2024-08-27
Applicant: 东南大学
IPC: G06F7/501
Abstract: 本发明公开了一种基于或非门的4‑2压缩器近似加法器树电路，属于集成电路设计领域，该电路由多个4‑2压缩器在列上重复排列构成，每个4‑2压缩器由一个28管静态互补全加器和一个或非门级联而成，全局位线GBL上的输入数据与局部位线LBL上的权重数据在数字乘法单元中进行乘操作，将每四个数字计算单元的计算结果送入4‑2压缩器中，经多个4‑2压缩器并行运算后送入一个通道加法器树进行累加后得到最终数字计算单元的运算结果。本发明利用近似逻辑简化计算并减少了内部带宽，以较小的精度成本避免了大量功耗与面积资源的浪费,突破了数字域存内计算电路中大规模加法器树的限制。
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公开(公告)号：CN119003449A
公开(公告)日：2024-11-22
申请号：CN202411179810.8
申请日：2024-08-27
Applicant: 东南大学
IPC: G06F15/78 , H03M1/00 , H03M1/46 , G06F1/3234
Abstract: 本发明公开了一种执行多周期累积的模拟存储量化器电路，属于集成电路领域。该电路由模拟暂存量化电路、低功耗计数器、逐次逼近寄存器型模拟数字转换器(SAR ADC)三部分构成。模拟输入值在第一个阶段中由模拟暂存量化电路进行转换，实现输出比例为1：32的粗粒度量化，计数器用于这一量化结果的存储。在完成本阶段所有周期的转换后进入下一阶段，由SAR ADC读出相应结果，实现剩余电荷值的细粒度量化。计数器的粗略结果和SAR ADC的精细结果相加得到全精度的数字输出结果。本发明的电路降低了模拟域存内计算中ADC的激活频率，既减少了由于ADC引入的转换误差累积对计算精度的限制，提升了模拟域的计算精度，又显著的降低功耗，提升能效。
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公开(公告)号：CN115935894A
公开(公告)日：2023-04-07
申请号：CN202310027733.3
申请日：2023-01-09
Applicant: 东南大学
IPC: G06F30/392 , G06F30/394
Abstract: 本发明公开了一种基于分离字线的双6T‑SRAM存储单元和双比特局部计算单元的加速器设计方法，采用存内计算技术，用于人工智能(AI)神经网络加速，与传统的存内计算局部计算单元相比，该宏单元利用分离字线6T‑SRAM特性，在运算时通过同时选通一个局部单元的两条字线(WL)与读字线(RWL)，使数据通过局部位线与其反逻辑(LBL及LBLB)导入计算单元完成运算。该设计可以大幅提升运算并行度，同时高效利用位线预充。
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公开(公告)号：CN119150943A
公开(公告)日：2024-12-17
申请号：CN202411179813.1
申请日：2024-08-27
Applicant: 东南大学
Abstract: 本发明公开了一种双正则化网络训练方法，属于网络正则化领域，该方法采用基于权重绝对值的L1归一化和基于权重平方的L2归一化，L1归一化促使权重快速收敛至0，而L2归一化则实现较慢的收敛，该方法将所有权重被分为第一权重组和第二权重组组，第一权重组包含卷积核权重位宽限制范围外的权重，第二权重组包含已满足标准的权重。在双正则化网络训练过程中，第一权重组中的权重进行L1归一化并快速收敛至满足0到3范围内的标准，并转移到第二权重组并进行L2归一化。本发明可以消除超过99.994％的误差点，并产生接近全精度的结果，解决了存内计算电路中权重位宽限制的影响，具有显著的应用价值。
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公开(公告)号：CN115981591A
公开(公告)日：2023-04-18
申请号：CN202310028725.0
申请日：2023-01-09
Applicant: 东南大学
IPC: G06F7/483
Abstract: 本发明公开了一种基于共享浮点数型的单精度浮点数量化方法，用于支持浮点型存内计算单元的加速器(宏单元)设计，该方法提出了一种共享浮点(ShareFloat)数据类型，并设计了将单精度浮点数量化成ShareFloat的方法，以支持常规神经网络在浮点型存内计算单元的加速器上的部署。与传统的单精度浮点数INT8量化算法相比，该量化算法保留了原始数据的底数和指数部分，利用全局浮点、局部定点的概念，实现了单精度浮点数在浮点型存内计算单元中的映射，提升了神经网络在基于存内计算单元加速器上的推理精度，同时支持片上的复杂推理和训练。
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Patent Agency Ranking
公开(公告)号：CN119628641A
公开(公告)日：2025-03-14
申请号：CN202411672720.2
申请日：2024-11-21
Applicant: 东南大学
Abstract: 本发明公开了一种多周期累积的双粒度协同量化器电路，属于集成电路领域，用于高能效量化电路设计。该电路由累加电压暂存电路、粗粒度量化电路、细粒度量化电路和后处理单元电路四部分构成，模拟计算结果输入到累加电压暂存电路中，在多个周期中由粗粒度量化电路进行粗粒度量化，多周期计算完成后由细粒度量化电路对剩余累加电压进行量化，后处理电路中将粗细粒度结果按比例相加得到最终量化结果。与传统的单周期量化器相比，该电路利用多周期量化设计，避免单周期量化截断误差累积的问题，提高了量化精度，同时利用双粒度协同量化设计，在保证精度的前提下显著降低量化电路功耗，提升了电路能效。
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公开(公告)号：CN119149483A
公开(公告)日：2024-12-17
申请号：CN202411179814.6
申请日：2024-08-27
Applicant: 东南大学
IPC: G06F15/78
Abstract: 本发明公开了一种闪电型数字/模拟混合域的存内计算电路，属于集成电路设计领域，外部输入数据经过输入缓冲器后与权重数据在存算阵列中完成数字域或模拟域的乘法与部分和累加操作，数字计算输出结果通过多周期加法器树完成最终累加，模拟计算输出结果通过模拟量化电路完成最终量化。该电路支持小卷积层权重固定累积和大卷积层多周期累积两种不同的计算模式，可以实现128至2048累积长度的INT 8MAC操作，受工艺、电压、温度影响小，计算速度快，准确度高，突破了存内计算对于视觉Transformer和大型CNN模型难以在各种累积长度下保持较高能效和推理精度的限制。
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公开(公告)号：CN112452369B
公开(公告)日：2022-03-01
申请号：CN202011327032.4
申请日：2020-11-24
Applicant: 东南大学
Abstract: 本发明公开了一种磁控的热可塑形状记忆聚合物包裹式加热平台及方法，包括加热壳体、热源、电磁铁。加热壳体为磁控的热可塑形状记忆聚合物材料制备而成，初始形状时顶部为窄U形开口。加热壳体的外侧面涂有隔热涂层，内表面涂有导热涂层。电磁铁通过支架设置在加热壳体周侧，电磁铁相对加热壳体的位置通过支架进行调整，加热壳体的临时状态时用于从顶部放入待加热物体。通过加热后由电磁铁引导的壳体形成临时形状，可将待加热物体放入壳体中；接着打开热源使壳体恢复初始形状，达到紧密包裹加热物体的效果，与水浴加热等方式相比，该方法加热过程中干燥无水、可远程无接触操控、可达温度更高。
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公开(公告)号：CN119599073A
公开(公告)日：2025-03-11
申请号：CN202411672726.X
申请日：2024-11-21
Applicant: 东南大学
Abstract: 本发明公开了一种模拟域低位多比特融合量化方法，用于支持模拟域和数字/模拟混合域存内计算宏单元和加速器设计，属于专用集成电路设计技术领域。该方法提出了一种模拟域低位多比特融合量化方法，以缓解低位权计算结果量化造成的功耗浪费问题。与传统的逐位量化方法相比，针对不同位权计算结果对神经网络性能贡献不同的特点，该量化方法对高位权的计算结果采用常规逐位量化，而对低位权的计算结果采用将多个低位权的计算结果进行模拟域融合，进行一次量化的方法，在保证神经网络性能的前提下，减少了量化次数，降低了量化部分的功耗，进而提升了计算单元的能量效率。
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公开(公告)号：CN119598937A
公开(公告)日：2025-03-11
申请号：CN202411672723.6
申请日：2024-11-21
Applicant: 东南大学
Abstract: 本发明公开了一种基于比特旋转输入的混合域乘累加计算电路，用于支持数字和模拟混合域存内计算宏单元和加速器设计，属于专用集成电路设计技术领域。基于比特旋转的输入方式，设计了数字和模拟混合域存内计算架构，支持无符号数和有符号数两种计算模式。相比传统的比特并行和比特串行输入混合域存内计算结构，本发明采用比特旋转输入技术，以比特串行方式同等的硬件开销实现了比特并行方式同等的计算精度，兼顾了低硬件开销和高计算精度，提升了计算架构和电路的综合性能。
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