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公开(公告)号：CN111047033B
公开(公告)日：2023-04-18
申请号：CN201911093194.3
申请日：2019-11-11
Applicant: 东南大学
IPC: G06N3/063
Abstract: 本发明公开了一种面向宽电压的在线时序检错纠错电路，涉及集成电路计算、推算、计数的技术领域，包括：在线时序检错单元、在线时序纠错单元、控制信号发生单元。在线时序检错单元仅由9个CMOS晶体管构成，面积开销小，在超低电压(0.4~0.6V)下保持稳定的检错性能；在线时序纠错单元由基于传输门的数据选通触发器构成，可同时实现检测数据采集和在线时序错误纠正，结构简单，功耗开销低；控制信号发生单元仅由反相器控制系统全局时钟信号，产生检测控制信号。本发明结构简单、性能稳定，在宽电压下应用于神经网络硬件加速器，可在线实现同一周期多次时序检错和纠错，极大地提高加速器吞吐量，降低系统能耗。
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Patent Agency Ranking
公开(公告)号：CN113360131A
公开(公告)日：2021-09-07
申请号：CN202110629459.8
申请日：2021-06-07
Applicant: 东南大学
Abstract: 本发明公开了一种面向卷积神经网络加速器的对数近似乘累加器，包括最左侧高位筛选模块、自适应误差补偿模块、自适应累加电路、基本乘累加单元，最左侧高位筛选模块对输入数据进行有效数据位筛选，先筛选出最左侧有效位所在的数据组，然后对其进行特征位筛选，最后进行数据位补偿；自适应误差补偿模块对输入数据进行误差补偿判定，将补偿结果传输给乘法寄存器低位端，即自适应寄存器端；自适应累加电路根据自适应寄存器端的数据特征，实现精确的累加结果，并将结果存储在累加寄存器；基本乘累加单元辅助最左侧高位筛选模块、自适应误差补偿模块、自适应累加电路完成完整的乘累加计算。本发明能够在保证数据精度的同时，降低电路的功耗。
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公开(公告)号：CN111294020A
公开(公告)日：2020-06-16
申请号：CN202010142983.8
申请日：2020-03-04
Applicant: 东南大学
Abstract: 本发明公开了一种高速低功耗的抗软错误锁存器，可全方位容忍单节点软错误的产生，包含三个传输门、两个2P-1N结构单元(PN1、PN2)、两个钟控反相器(C1、C2)以及一个钟控C单元(C3)。三个传输门的输出信号分别与两个2P-1N结构单元的输入对称相连，两个2P-1N结构单元的输出信号不仅作为两个钟控反相器的输入信号，而且还作为钟控C单元的输入信号，两个钟控反相器的输出作为反馈信号与两个2P-1N结构单元的输入相连，钟控C单元的输出信号作为锁存器的最终输出。本发明不仅可实现全方位容忍单节点软错误，速度快、功耗低，具有良好的稳定性，而且可用于时钟门控电路，拥有较高的可扩展性。
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公开(公告)号：CN110932713B
公开(公告)日：2023-05-16
申请号：CN201911093269.8
申请日：2019-11-11
Applicant: 东南大学
IPC: H03K19/0175 , H03K19/0185 , H03K19/00 , H03K19/017 , H03K19/003 , G06N3/0464
Abstract: 本发明公开了一种用于卷积神经网络硬件加速器的时序弹性电路，涉及数字集成电路领域，适用于卷积神经网络硬件加速器的时序错误检测和校正。时序弹性电路包括：基于数据跳变检测的时序错误检测单元、在线校正单元和时钟控制单元，其中时序错误检测单元由13个晶体管构成，检测窗口长度可根据不同的工艺、电压、温度、老化程度条件进行调节；时序错误校正单元采用功耗较小的传统的锁存器结构，由10个晶体管构成；时钟控制单元生成时钟反向信号和检测窗口时钟信号，不检测时钟上升沿附近的数据延时，提高了电路的错误容忍度。结合卷积神经网络本身的容错性，本发明能够节省传统电路保留的过多时序裕度，且在保证数据精度的同时，降低电路的功耗。
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公开(公告)号：CN111047033A
公开(公告)日：2020-04-21
申请号：CN201911093194.3
申请日：2019-11-11
Applicant: 东南大学
IPC: G06N3/063
Abstract: 本发明公开了一种面向宽电压的在线时序检错纠错电路，涉及集成电路计算、推算、计数的技术领域，包括：在线时序检错单元、在线时序纠错单元、控制信号发生单元。在线时序检错单元仅由9个CMOS晶体管构成，面积开销小，在超低电压(0.4~0.6V)下保持稳定的检错性能；在线时序纠错单元由基于传输门的数据选通触发器构成，可同时实现检测数据采集和在线时序错误纠正，结构简单，功耗开销低；控制信号发生单元仅由反相器控制系统全局时钟信号，产生检测控制信号。本发明结构简单、性能稳定，在宽电压下应用于神经网络硬件加速器，可在线实现同一周期多次时序检错和纠错，极大地提高加速器吞吐量，降低系统能耗。
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公开(公告)号：CN110932713A
公开(公告)日：2020-03-27
申请号：CN201911093269.8
申请日：2019-11-11
Applicant: 东南大学
IPC: H03K19/0175 , H03K19/0185 , H03K19/00 , H03K19/017 , H03K19/003 , G06N3/04
Abstract: 本发明公开了一种用于卷积神经网络硬件加速器的时序弹性电路，涉及数字集成电路领域，适用于卷积神经网络硬件加速器的时序错误检测和校正。时序弹性电路包括：基于数据跳变检测的时序错误检测单元、在线校正单元和时钟控制单元，其中时序错误检测单元由13个晶体管构成，检测窗口长度可根据不同的工艺、电压、温度、老化程度条件进行调节；时序错误校正单元采用功耗较小的传统的锁存器结构，由10个晶体管构成；时钟控制单元生成时钟反向信号和检测窗口时钟信号，不检测时钟上升沿附近的数据延时，提高了电路的错误容忍度。结合卷积神经网络本身的容错性，本发明能够节省传统电路保留的过多时序裕度，且在保证数据精度的同时，降低电路的功耗。
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