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公开(公告)号：CN113723711A
公开(公告)日：2021-11-30
申请号：CN202111149763.9
申请日：2021-09-29
Applicant: 东南大学
IPC: G06Q10/04 , G06F30/394
Abstract: 本发明公开了一种全局布线中针对单元移动的位置预测方法，包括以下步骤：构建任意两个格点间最小代价查找表；基于深度优先搜索，生成初始搜索集合；基于广度优先搜索，遍历搜索二维网格图，得到单元在每个格点上的代价值，实现对于移动单元满足约束的位置的准确预测，其中需要满足的约束包括最小布线层、布线方向和电压区域约束，同时本发明还考虑了关键线网布线路径上的延时和各布线层的功率消耗这两个关键指标。本发明能够在保持预测准确性的前提下，克服传统3D暴力搜索方法时间复杂度高的缺点，极大地缩短了位置预测时间，快速优化布局布线质量。
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公开(公告)号：CN113723711B
公开(公告)日：2022-10-28
申请号：CN202111149763.9
申请日：2021-09-29
Applicant: 东南大学
IPC: G06Q10/04 , G06F30/394
Abstract: 本发明公开了一种全局布线中针对单元移动的位置预测方法，包括以下步骤：构建任意两个格点间最小代价查找表；基于深度优先搜索，生成初始搜索集合；基于广度优先搜索，遍历搜索二维网格图，得到单元在每个格点上的代价值，实现对于移动单元满足约束的位置的准确预测，其中需要满足的约束包括最小布线层、布线方向和电压区域约束，同时本发明还考虑了关键线网布线路径上的延时和各布线层的功率消耗这两个关键指标。本发明能够在保持预测准确性的前提下，克服传统3D暴力搜索方法时间复杂度高的缺点，极大地缩短了位置预测时间，快速优化布局布线质量。
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公开(公告)号：CN114492274A
公开(公告)日：2022-05-13
申请号：CN202210116830.5
申请日：2022-02-07
Applicant: 东南大学
IPC: G06F30/347
Abstract: 本发明公开了一种考虑时钟约束的超大规模异构FPGA布局方法，包括以下步骤：(1)根据给定的网表和架构，采用连接感知和类型平衡的聚类方法来构建层级结构；(2)在每个层级中，采用混合惩罚增广拉格朗日方法将异构和时钟感知的布局建模为一系列无约束优化子问题，并执行Adam求解每个子问题；(3)执行基于匹配的时钟感知的IP块合法化；(4)采用多阶段封装策略得到HCLB级网表；(5)执行时钟驱动的全局布局提高布局质量；(6)最后采用基于历史的CLB合法化方法来确保布局合法性。本发明能够在满足时钟约束的前提下，快速得到高质量的布局结果，有效减少布线线长，可满足目前超大规模FPGA布局阶段的需求。
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Patent Agency Ranking
公开(公告)号：CN114492274B
公开(公告)日：2024-11-05
申请号：CN202210116830.5
申请日：2022-02-07
Applicant: 东南大学
IPC: G06F30/347
Abstract: 本发明公开了一种考虑时钟约束的超大规模异构FPGA布局方法，包括以下步骤：(1)根据给定的网表和架构，采用连接感知和类型平衡的聚类方法来构建层级结构；(2)在每个层级中，采用混合惩罚增广拉格朗日方法将异构和时钟感知的布局建模为一系列无约束优化子问题，并执行Adam求解每个子问题；(3)执行基于匹配的时钟感知的IP块合法化；(4)采用多阶段封装策略得到HCLB级网表；(5)执行时钟驱动的全局布局提高布局质量；(6)最后采用基于历史的CLB合法化方法来确保布局合法性。本发明能够在满足时钟约束的前提下，快速得到高质量的布局结果，有效减少布线线长，可满足目前超大规模FPGA布局阶段的需求。
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公开(公告)号：CN114781299A
公开(公告)日：2022-07-22
申请号：CN202210484395.1
申请日：2022-05-06
Applicant: 东南大学
IPC: G06F30/347 , G06F111/04
Abstract: 本发明公开了一种FPGA时钟区域合法化方法，包括以下步骤：(1)使用边界盒计算存在时钟溢出区域；(2)使用布线树形式减少判定的存在溢出区域；(3)从外到内逐一移动溢出区域模块并选择移动量最小的方案解决溢出问题。一方面采用边界盒进行计算时钟溢出区域的上界，简化了精确计算时钟溢出区域的过程，避免花费大量时间重复构造布线树，加快了运算速度；另一方面使用布线树进行优化合理利用了布线资源，避免近似导致过度压缩全局时钟的空间，从而避免了解在合法化过程中的大幅度恶化。该方法有利于高效地合法化FPGA各时钟区域，有效利用时钟布线资源的同时尽可能保证合法化所得到的解质量。
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公开(公告)号：CN116127904A
公开(公告)日：2023-05-16
申请号：CN202310150268.2
申请日：2023-02-22
Applicant: 东南大学
IPC: G06F30/392
Abstract: 本发明公开了一种具有物理感知增量划分的三维(3D)集成电路布局方法，包括以下步骤：(1)根据给定的网表，将所有单元放在一层芯片上做全局布局以找到单元的理想位置。(2)基于单元的物理位置，进一步采用基于网格的最小割划分，将网表中单元分配到两个芯片上。(3)采用增量半周长线长(HPWL)驱动的划分和基于电场能的3D全局布局来交替优化划分和布局结果。(4)执行基于sigmoid的3D后全局布局以进一步缓解局部拥塞。(5)采用合法化方法以确保布局合法性。(6)最后执行详细布局方法，确保合法性的同时进一步提高解决方案的质量。本发明可以快速得到高质量的3D布局结果，有效减少线长，可满足超大规模三维集成电路布局阶段的需求。
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公开(公告)号：CN113822008B
公开(公告)日：2022-11-04
申请号：CN202111149762.4
申请日：2021-09-29
Applicant: 东南大学
IPC: G06F30/394 , G06F9/50
Abstract: 本发明公开了一种基于多引脚同时扩散搜索的超大规模集成电路布线方法，包括以下步骤：(1)根据给定的带权图，以每个引脚所在节点为源点，同时进行广度优先搜索；(2)搜索相邻节点，将该相邻节点及其累计的cost加入优先队列，路径与所属引脚存储于该相邻节点；(3)当搜索到的节点属于多个引脚时，连接对应路径，以路径上所有节点为源点加入搜索；(4)重复执行(2)(3)直至所有引脚相连。该方法有利于提高布线效率，特别是对于线网中的引脚数量较大时，该方法能够快速连接距离较近的引脚，避免大量冗余搜索，同时易于使用多线程加速，显著提高布线效率。
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公开(公告)号：CN113822008A
公开(公告)日：2021-12-21
申请号：CN202111149762.4
申请日：2021-09-29
Applicant: 东南大学
IPC: G06F30/394 , G06F9/50
Abstract: 本发明公开了一种基于多引脚同时扩散搜索的超大规模集成电路布线方法，包括以下步骤：(1)根据给定的带权图，以每个引脚所在节点为源点，同时进行广度优先搜索；(2)搜索相邻节点，将该相邻节点及其累计的cost加入优先队列，路径与所属引脚存储于该相邻节点；(3)当搜索到的节点属于多个引脚时，连接对应路径，以路径上所有节点为源点加入搜索；(4)重复执行(2)(3)直至所有引脚相连。该方法有利于提高布线效率，特别是对于线网中的引脚数量较大时，该方法能够快速连接距离较近的引脚，避免大量冗余搜索，同时易于使用多线程加速，显著提高布线效率。
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