公开(公告)号：CN102946247A

公开(公告)日：2013-02-27

申请号：CN201210442638.1

申请日：2012-11-08

Applicant: 东南大学

Inventor： 刘新宁 ,  王镇 ,  杨军 ,  曹华洋 ,  孙声震 ,  张亚伟

IPC: H03K23/00

Abstract: 一种串行数字音频总线I2S接口时钟电路的分频电路，包括串行时钟SCLK产生模块SCLK_GEN、字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN；步骤1）DIV_GEN根据I2S主时钟MCLK频率值Fmclk、采样频率FWS即字段选择信号WS信号的频率、采样位数ws_length，计算出分频因子N1和N2两个值，其中N1的值为偶数；步骤2）N1和N2输入到SCLK_GEN，由SCLK_GEN产生串行时钟SCLK；步骤3）SCLK输入到WS_GEN，由WS_GEN产生WS；WS_GEN是一个可配置分频器，分频值N=ws_length×2。本发明利用两个分频因子，对MCLK分频得到非等周期的SCLK，进而再产生相应的WS信号，减少PLL电路以及额外晶振的使用，达到降低成本和减少面积。

公开(公告)号：CN102946247B

公开(公告)日：2015-03-18

申请号：CN201210442638.1

申请日：2012-11-08

Applicant: 东南大学

Inventor： 刘新宁 ,  王镇 ,  杨军 ,  曹华洋 ,  孙声震 ,  张亚伟

IPC: H03K23/00

Abstract: 一种串行数字音频总线I2S接口时钟电路的分频电路，包括串行时钟SCLK产生模块SCLK_GEN、字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN；步骤1）DIV_GEN根据I2S主时钟MCLK频率值Fmclk、采样频率FWS即字段选择信号WS信号的频率、采样位数ws_length，计算出分频因子N1和N2两个值，其中N1的值为偶数；步骤2）N1和N2输入到SCLK_GEN，由SCLK_GEN产生串行时钟SCLK；步骤3）SCLK输入到WS_GEN，由WS_GEN产生WS；WS_GEN是一个可配置分频器，分频值N=ws_length×2。本发明利用两个分频因子，对MCLK分频得到非等周期的SCLK，进而再产生相应的WS信号，减少PLL电路以及额外晶振的使用，达到降低成本和减少面积。

公开(公告)号：CN202978893U

公开(公告)日：2013-06-05

申请号：CN201220584975.X

申请日：2012-11-08

Applicant: 东南大学

Inventor： 刘新宁 ,  王镇 ,  杨军 ,  孙声震 ,  张亚伟

IPC: H03K23/00

Abstract: 一种串行数字音频总线I2S接口时钟电路的分频电路，包括串行时钟SCLK产生模块SCLK_GEN、字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN；所述配置分频因子模块DIV_GEN的第一分频因子N1和第二N2分频因子数据输出端分别连接到串行时钟SCLK产生模块SCLK_GEN的两个分频因子数据输入端；所述串行时钟SCLK产生模块SCLK_GEN的I2S主时钟MCLK输入端接收外部I2S主时钟MCLK信号；所述串行时钟SCLK产生模块SCLK_GEN的串行时钟SCLK输出端连接所述字段选择信号WS产生模块WS_GEN的串行时钟SCLK输入端；字段选择信号WS产生模块WS_GEN的分频因子数据输入端接收外部分频因子数据；所述配置分频因子模块DIV_GEN采用分频值产生电路；所述字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN都采用可配置分频器。