公开(公告)号：CN102611447B

公开(公告)日：2014-03-05

申请号：CN201210081140.7

申请日：2012-03-26

Applicant: 东北大学

Inventor： 李晶皎 ,  王泽坤 ,  李欣

IPC: H03L7/18

Abstract: 一种基于FPGA的加噪信号同步时钟提取装置，属于通信控制领域。加噪信号同步时钟提取装置包括AD采样电路，包括在FPGA中实现的数据采集模块、FIR低通滤波模块、电平判决模块、边缘检测模块、同频时钟生成模块和相位调整模块，本发明的数据采集和处理均使用硬件实现，充分发挥了硬件加速的优势；在FPGA平台上，使用verilog语言进行编程，实现系统的模块化，设计150阶FIR低通滤波器，对滤波后的信号检测上升下降沿，得到同步信号的周期，再通过同步相位，完成同步信号的提取，实现系统具有良好抗噪性、高速、高精确度的优点。

公开(公告)号：CN102611447A

公开(公告)日：2012-07-25

申请号：CN201210081140.7

申请日：2012-03-26

Applicant: 东北大学

Inventor： 李晶皎 ,  王泽坤 ,  李欣

IPC: H03L7/18

Abstract: 一种基于FPGA的加噪信号同步时钟提取装置，属于通信控制领域。加噪信号同步时钟提取装置包括AD采样电路，包括在FPGA中实现的数据采集模块、FIR低通滤波模块、电平判决模块、边缘检测模块、同频时钟生成模块和相位调整模块，本发明的数据采集和处理均使用硬件实现，充分发挥了硬件加速的优势；在FPGA平台上，使用verilog语言进行编程，实现系统的模块化，设计150阶FIR低通滤波器，对滤波后的信号检测上升下降沿，得到同步信号的周期，再通过同步相位，完成同步信号的提取，实现系统具有良好抗噪性、高速、高精确度的优点。

公开(公告)号：CN202586998U

公开(公告)日：2012-12-05

申请号：CN201220117235.5

申请日：2012-03-26

Applicant: 东北大学

Inventor： 李晶皎 ,  王泽坤 ,  李欣

IPC: H04L7/027

Abstract: 一种基于FPGA的加噪信号同步时钟提取装置，属于通信控制领域。加噪信号同步时钟提取装置包括AD采样电路，包括在FPGA中实现的数据采集模块、FIR低通滤波模块、电平判决模块、边缘检测模块、同频时钟生成模块和相位调整模块，本实用新型的数据采集和处理均使用硬件实现，充分发挥了硬件加速的优势；在FPGA平台上，使用verilog语言进行编程，实现系统的模块化，设计150阶FIR低通滤波器，对滤波后的信号检测上升下降沿，得到同步信号的周期，再通过同步相位，完成同步信号的提取，实现系统具有良好抗噪性、高速、高精确度的优点。