公开(公告)号：CN107888201B

公开(公告)日：2020-11-03

申请号：CN201711268625.6

申请日：2017-12-05

Applicant: 上海神添实业有限公司

Inventor： 范明慧 ,  胡阳 ,  吴彬彬 ,  李名祺 ,  王召利 ,  李阿明

IPC: H03M13/11

Abstract: 本发明公开了一种全并行高吞吐量LDPC译码方法，包含以下过程：步骤1、将从信道中接收的信息进行量化后进行存储，用于后续的变量节点更新；步骤2、进行变量节点的更新；步骤3、进行校验节点的更新；步骤4、当变量节点信息和校验节点信息更新后，完成第一次更新迭代计算，再进行多次更新迭代，变量节点更新值的符号得到译码输出。本发明可使得译码算法的总时钟数减小，提高信息传输的吞吐量，改善通信系统误码性能，同时减少译码算法FPGA实现过程中整体资源的使用率，以此实现全并行译码结构。

公开(公告)号：CN107888201A

公开(公告)日：2018-04-06

申请号：CN201711268625.6

申请日：2017-12-05

Applicant: 上海神添实业有限公司

Inventor： 范明慧 ,  胡阳 ,  吴彬彬 ,  李名祺 ,  王召利 ,  李阿明

IPC: H03M13/11

CPC classification number: H03M13/1131

Abstract: 本发明公开了一种全并行高吞吐量LDPC译码方法，包含以下过程：步骤1、将从信道中接收的信息进行量化后进行存储，用于后续的变量节点更新；步骤2、进行变量节点的更新；步骤3、进行校验节点的更新；步骤4、当变量节点信息和校验节点信息更新后，完成第一次更新迭代计算，再进行多次更新迭代，变量节点更新值的符号得到译码输出。本发明可使得译码算法的总时钟数减小，提高信息传输的吞吐量，改善通信系统误码性能，同时减少译码算法FPGA实现过程中整体资源的使用率，以此实现全并行译码结构。