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公开(公告)号：CN103166863B
公开(公告)日：2015-10-07
申请号：CN201210555818.0
申请日：2012-12-20
Applicant: 上海大学
IPC: H04L12/771
Abstract: 本发明涉及一种集总式8X8低延迟高带宽交叉点缓存队列片上路由器，其目的是为了解决传统路由器中实时闭环的限制，提高性能。它主要采用了三种部件构成：判决模块、FIFO队列缓冲、输出模块。每个输入端口都有一个判决模块，每个输出端口上有1个输出模块、每个交叉点处有个FIFO缓冲队列。有效数据输入时，数据首先进去判决模块进行判决，判决输出端口，同时向相应的输出模块发送请求信号，等待输出模块仲裁结果。一个时钟周期后，若收到相应的响应信号，则直接通过选择器与三态门发送至数据总线，若没有接受到响应信号，则将数据通过选择器根据判决后的控制信号送至响应交叉点的FIFO缓冲队列中，等待响应信号后再发送。
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公开(公告)号：CN103218344A
公开(公告)日：2013-07-24
申请号：CN201310154171.5
申请日：2013-04-28
Applicant: 上海大学
IPC: G06F15/17
Abstract: 本发明涉及一种采用数据驱动机制的多处理器间数据通信电路，它包括：一个交叉开关矩阵、4个数据流存储器、4个匹配电路。如图所示，发送数据传送时，源CPU根据之前定好的协议经过与其相连的匹配电路，然后发送至交叉开关矩阵实现数据传输；接收数据时，首先源数据经过交叉开关矩阵选择路径后后传送至交叉开关矩阵的相对应的输出端口，输出的数据进入数据流流存储器DFM，经过DFM完备性检测后，取出函数号与数据传送至相应的目的CPU。本发明能较好的解决多核结构出现的通信瓶颈问题。
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公开(公告)号：CN103218343A
公开(公告)日：2013-07-24
申请号：CN201310103016.0
申请日：2013-03-28
Applicant: 上海大学
IPC: G06F15/163
Abstract: 本发明涉及一种采用数据驱动机制的多处理器间数据通信电路，它包括：一个交叉开关矩阵、4个数据流存储器、4个匹配电路。如图所示，发送数据传送时，源CPU根据之前定好的协议经过与其相连的匹配电路，然后发送至交叉开关矩阵实现数据传输；接收数据时，首先源数据经过交叉开关矩阵选择路径后后传送至交叉开关矩阵的相对应的输出端口，输出的数据进入数据流流存储器DFM，经过DFM完备性检测后，取出函数号与数据传送至相应的目的CPU。本发明能较好的解决多核结构出现的通信瓶颈问题。
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公开(公告)号：CN102799412A
公开(公告)日：2012-11-28
申请号：CN201210234809.1
申请日：2012-07-09
Applicant: 上海大学
IPC: G06F7/544
Abstract: 本发明涉及一种基于并行流水线设计的CORDIC加速器。它包括一个角度预处理模块、一个CORDIC内核模块、一个数据后端处理模块和一个控制器模块。本发明先将外部数据线，控制线读入相关的数据信号和控制信号至控制器模块，随后将待求的角度传输至角度预处理模块，然后将处理好的角度与从控制器模块读入的初值一起传送至CORDIC内核模块，其中CORDIC内核模块采用并行16级流水线结构，快速计算出通过角度预处理模块后角度的正弦和余弦这两个数值，随后将计算出的数据和从控制器模块输出的相位控制信号一同传送至后端数据处理模块，判定出所对应初始相位的正余弦值的正负，最后将正弦值，余弦值传送至控制器模块，根据外部控制信号需要正弦值或余弦值，给出相关的结果。
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公开(公告)号：CN103023807B
公开(公告)日：2016-04-27
申请号：CN201210555817.6
申请日：2012-12-20
Applicant: 上海大学
IPC: H04L12/861 , H04L12/947 , H04L12/931
Abstract: 本发明涉及一种分布式8X8低延迟高带宽交叉点缓存队列片上路由器，其目的是为了解决传统路由器中实时闭环的限制，提高性能。它主要采用了三种部件构成：处理器标签过滤器、簇标签过滤器和输出模块。输出端口0、2、4、6对应的输入节点上挂载着处理器标签过滤器；输出端口1、3、5、7对应的输出节点上则挂载着簇标签过滤器，每个输出端口上挂载着1个输出模块。本发明具有低延迟、高带宽特点。
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Patent Agency Ranking
公开(公告)号：CN103166863A
公开(公告)日：2013-06-19
申请号：CN201210555818.0
申请日：2012-12-20
Applicant: 上海大学
IPC: H04L12/771
Abstract: 本发明涉及一种集总式8X8低延迟高带宽交叉点缓存队列片上路由器，其目的是为了解决传统路由器中实时闭环的限制，提高性能。它主要采用了三种部件构成：判决模块、FIFO队列缓冲、输出模块。每个输入端口都有一个判决模块，每个输出端口上有1个输出模块、每个交叉点处有个FIFO缓冲队列。有效数据输入时，数据首先进去判决模块进行判决，判决输出端口，同时向相应的输出模块发送请求信号，等待输出模块仲裁结果。一个时钟周期后，若收到相应的响应信号，则直接通过选择器与三态门发送至数据总线，若没有接受到响应信号，则将数据通过选择器根据判决后的控制信号送至响应交叉点的FIFO缓冲队列中，等待响应信号后再发送。
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公开(公告)号：CN102591760A
公开(公告)日：2012-07-18
申请号：CN201110263179.6
申请日：2011-09-07
Applicant: 上海大学
IPC: G06F11/267
Abstract: 本发明涉及一种基于长短扫描链与JTAG接口的片上调试电路。其目的是对微处理器内核提供一种功能强大的，且灵活多样的调试功能。所述的片上调试电路包括调试接口模块、调试异常控制模块、调试暂存模块和长短扫描链模块。片上调试电路将调试主机上发出的调试命令和数据，通过JTAG接口传输给调试接口模块，然后由测试访问控制器进行命令译码，再通过长短两条扫描链模块传输给微处理器核和调试异常控制模块，由所述的调试异常控制模块完成调试异常功能设置；所述的调试功能包括对程序设置断点，单步控制；读取和修改微处理器核的通用寄存器，控制程序在处理器上的运行，处理各类异常。调试暂存模块则是在调试功能触发时，保存微处理器核的运行状态，用当微处理器核退出调试时，恢复原来的运行状态。
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公开(公告)号：CN102340316A
公开(公告)日：2012-02-01
申请号：CN201110263176.2
申请日：2011-09-07
Applicant: 上海大学
IPC: H03M9/00 , H03K19/177 , H03L7/081
Abstract: 本发明涉及一种基于FPGA的微型空间过采样直流平衡串行解串器，其目的是提供一种在没有内置串行解串器的FPGA中能够进行一些基于串行解串器的验证与设计。它主要包括时钟数据恢复模块CDR、8B/10B编码器、8B/10B解码器、异步FIFO缓冲模块、时钟产生模块、并转串模块、串转并模块、成帧模块与解帧模块。在发送端，数据经过异步FIFO缓冲模块缓冲后，经过成帧模块输入到8B/10B编码器（8位一帧）编码，然后经过并转串模块，最后差分输出。在接收端，差分信号经过差分输入模块接受后，输入到串转并模块输出，输出的数据经过8B/10B解码器解码后输入到解帧模块，最后经过异步FIFO缓冲模块缓冲输出。
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公开(公告)号：CN102841773A
公开(公告)日：2012-12-26
申请号：CN201210219234.6
申请日：2012-06-29
Applicant: 上海大学
IPC: G06F5/06
Abstract: 本发明涉及一种基于FPGA的Roberts边沿检测器。它包括：一个16寄存器、一个同步FIFO、一个核心控制器模块、一个梯度计算模块和一个图像分割模块。在发送端，输入数据经过一个16为寄存器和深度640的同步FIFO缓存后实现两个像素同时输入到梯度计算模块，然后当梯度计算模块中的正方形窗为满时计算该点像素梯度值，并输入到图像分割模块实现边沿提取，最终从输出端口输出像素数据，整个过程的时序由核心控制模块控制。
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