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公开(公告)号：CN110807295A
公开(公告)日：2020-02-18
申请号：CN201911012013.X
申请日：2019-10-23
Applicant: 上海大学
IPC: G06F30/392
Abstract: 本发明涉及集成电路设计行业自动化EDA技术领域，提供了一种集成电路时钟树综合优化方法，包括以下步骤：S1.预设时钟树约束文件中的参数；S2.根据参数自动生成线路布局；S3.调整线路布局中寄存器的位置，使时钟源到每一个寄存器的布线长度之间的差值位于预设范围之内；S4.在时钟信号源处设置若干驱动单元，用于驱动时钟树的负载；S5.替换驱动单元，使每一个驱动单元的驱动能力相同。通过这种设计，对集成电路后端设计过程中最重要的时钟树综合设计环节进行了设计顺序的标准化，使其具有良好的通用性，从而降低了后端环节的设计门槛，降低了人力成本，提高设计效率，保证了设计质量。
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