一种多级速率削峰方法和装置

    公开(公告)号:CN104601511A

    公开(公告)日:2015-05-06

    申请号:CN201410837819.3

    申请日:2014-12-29

    CPC classification number: H04L27/2615 H04L5/0007 H04L27/2624 Y02D70/00

    Abstract: 本发明公开了一种多级速率削峰方法和装置,该方法包括:多级速率削峰装置在多载波叠加之后,利用预设第一速率削峰门限和预设第一削峰系数对多载波叠加后的信号进行第一级数字削峰;所述多级速率削峰装置在信号内插之后,利用预设第二速率削峰门限和预设第二削峰系数对内插后的信号进行第二级数字削峰。本发明实施例中,采用多级速率削峰方式将信号峰值进行削除,能够避免内插之后的信号峰值再起,削峰效果较好,并可以节省削峰处理的硬件资源,提高削峰处理的性能,并可以解决多载波叠加之后,峰值抬升较大、峰值再生、信号质量恶化等问题。上述方式通过低速削峰削除大的峰值信号,且遗留下来的小峰值信号在随后被高速削峰。

    板卡通信方法及板卡、FPGA的加载方法和系统

    公开(公告)号:CN102902646B

    公开(公告)日:2015-12-09

    申请号:CN201210345772.X

    申请日:2012-09-17

    Abstract: 本申请提供了一种板卡通信方法及一种板卡、一种FPGA的加载方法和系统,其中的发送端板卡通信方法具体包括:发送端板卡将传输数据封装为数据帧;发送端板卡对所述数据帧进行时钟合路,得到相应的合路数据;发送端板卡将所述合路数据通过背板的一根数据线发送给接收端板卡。本申请能够在节省背板走线资源的前提下,以较少的存储器成本完成FPGA的加载,缩短FPGA所在板卡的启动时间。

    一种本振泄露快速校准装置及方法

    公开(公告)号:CN103067321A

    公开(公告)日:2013-04-24

    申请号:CN201210558972.3

    申请日:2012-12-20

    Abstract: 本发明提供一种本振泄露快速校正装置及方法,其包括:混频器,用于对发射机发射的本振信号形成的反馈信号进行变频处理,生成中频信号;ADC电路,用于将所述中频信号转换为数字信号;现场可编程门阵列FPGA,用于采集所述数字信号并同时进行I/Q数据的算术和累加;处理器,用于根据所述算术和累加结果计算本振功率;DAC寄存器,用于根据本振功率对本振泄露直流进行校准。通过本发明,不仅能够避免反馈的直流泄露对发射直流泄露的干扰和误判,而且能够大大缩短校本振泄露电流的校正时间。

    一种本振信号调节方法及装置

    公开(公告)号:CN102916694A

    公开(公告)日:2013-02-06

    申请号:CN201210423252.6

    申请日:2012-10-29

    Abstract: 本发明公开了一种本振信号调节方法及装置,涉及通信技术,在接收到通过反馈本振进行变频后的本振信号后,对该本振信号进行采样,并将该本振信号搬移到零频,此时,即使存在频率偏移,本振泄露也应该在零频附近,所以在预先设定的以零频点为中心的搜索范围中,确定出信号功率最大值,该最大值就应该是本振泄露值,再根据该信号功率最大值进行对本振信号的调节,即可提高本振信号调节的准确性。

    板卡通信方法及板卡、FPGA的加载方法和系统

    公开(公告)号:CN102902646A

    公开(公告)日:2013-01-30

    申请号:CN201210345772.X

    申请日:2012-09-17

    Abstract: 本申请提供了一种板卡通信方法及一种板卡、一种FPGA的加载方法和系统,其中的发送端板卡通信方法具体包括:发送端板卡将传输数据封装为数据帧;发送端板卡对所述数据帧进行时钟合路,得到相应的合路数据;发送端板卡将所述合路数据通过背板的一根数据线发送给接收端板卡。本申请能够在节省背板走线资源的前提下,以较少的存储器成本完成FPGA的加载,缩短FPGA所在板卡的启动时间。

    一种多级速率削峰方法和装置

    公开(公告)号:CN104601511B

    公开(公告)日:2018-02-02

    申请号:CN201410837819.3

    申请日:2014-12-29

    Abstract: 本发明公开了一种多级速率削峰方法和装置,该方法包括:多级速率削峰装置在多载波叠加之后,利用预设第一速率削峰门限和预设第一削峰系数对多载波叠加后的信号进行第一级数字削峰;所述多级速率削峰装置在信号内插之后,利用预设第二速率削峰门限和预设第二削峰系数对内插后的信号进行第二级数字削峰。本发明实施例中,采用多级速率削峰方式将信号峰值进行削除,能够避免内插之后的信号峰值再起,削峰效果较好,并可以节省削峰处理的硬件资源,提高削峰处理的性能,并可以解决多载波叠加之后,峰值抬升较大、峰值再生、信号质量恶化等问题。上述方式通过低速削峰削除大的峰值信号,且遗留下来的小峰值信号在随后被高速削峰。

    一种本振泄露快速校准装置及方法

    公开(公告)号:CN103067321B

    公开(公告)日:2015-07-15

    申请号:CN201210558972.3

    申请日:2012-12-20

    Abstract: 本发明提供一种本振泄露快速校正装置以及方法,其包括:混频器,用于对发射机发射的本振信号形成的反馈信号进行变频处理,生成中频信号;ADC电路,用于将所述中频信号转换为数字信号;现场可编程门阵列FPGA,用于采集所述数字信号并同时进行I/Q数据的算术和累加;处理器,用于根据所述算术和累加结果计算本振功率;DAC寄存器,用于根据本振功率对本振泄露直流进行校准。通过本发明,不仅能够避免反馈的直流泄露对发射直流泄露的干扰和误判,而且能够大大缩短校本振泄露电流的校正时间。

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