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公开(公告)号：CN117331532A
公开(公告)日：2024-01-02
申请号：CN202311439071.7
申请日：2023-10-31
Applicant: 上海处理器技术创新中心
Abstract: 本披露公开了一种累加并行计数器以及集成电路装置。该累加并行计数器包括：一级全加器；二级全加器，其包括进位二级全加器及和数二级全加器，其中，进位二级全加器的输入端分别连接不同的一级全加器的输出进位端，和数二级全加器的输入端分别连接不同的一级全加器的和数端；以及行波进位加法器，其输出结果为累加并行计数器的计数结果且行波进位加法器包括三号全加器、二号全加器和一号全加器，其中，三号全加器的输入进位端连接二号全加器的输出进位端，二号全加器的输入进位端连接一号全加器的输出进位端。本披露实施例通过使用类似于进位保留加法器树的构建方式，减少累加并行计数器中行波进位加法器的使用，降低了流水线级数和硬件开销。
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