-
Patent Agency Ranking
公开(公告)号：CN1324456C
公开(公告)日：2007-07-04
申请号：CN200410015737.7
申请日：2004-01-09
Applicant: 上海交通大学 , 上海交大汉芯科技有限公司
Abstract: 一种采用混合压缩两级流水乘加单元的数字信号处理器，在算术运算单元设计了两级流水线结构的乘加单元，基4改进的Booth编码单元以及3∶2压缩器和4∶2压缩器混合的压缩树单元构成第一级流水线，72位3∶2压缩器和72位超前进位加法器，选择器，选择器控制线构成第二级流水线，混合压缩树单元以一个4∶2压缩器作根基，向上生长两个分枝，直到顶部分枝所能接受的信号数达到或超过所要压缩的信号数，同时规定只有最高层才能由3∶2压缩器构成，并且除了次高层外，底下层上生长的分枝是完备的。本发明特别设计的乘加单元在时延降低的同时减少了芯片面积，提高了芯片的频率和性能，增加了芯片的性价比。
-
公开(公告)号：CN1259621C
公开(公告)日：2006-06-14
申请号：CN200410015736.2
申请日：2004-01-09
Applicant: 上海交通大学 , 上海交大汉芯科技有限公司
IPC: G06F9/34
Abstract: 一种具有高效取模寻址单元的数字信号处理器，在地址产生单元内设置的取模寻址单元包括基址寄存器组，变址寄存器组，模数寄存器组，全加器，进位保留加法器和数据选择器，基址寄存器，变址寄存器和模数寄存器接受从有效地址准备单元传来的数据信息，基址寄存器和变址寄存器的值分别输入到一个全加器和进位保留加法器，同时模数寄存器的值也输入到该进位保留加法器，进位保留加法器的两个输出作为中间结果又输入到另一个全加器，同时该加法器的进位输出端连到数据选择器上，来选择两个加法器的输出结果。本发明使得数字信号处理器取模单元的时延降低，同时由于省去了复杂的比较器而减少了芯片面积，提高了芯片的性能，增加了它的性价比。
-
公开(公告)号：CN1556471A
公开(公告)日：2004-12-22
申请号：CN200410015733.9
申请日：2004-01-09
Applicant: 上海交通大学
IPC: G06F9/38
Abstract: 一种消除内存访问等待的数字信号处理器内存控制方法，用于数字信号处理器中的内存控制单元的设计。将读写操作流水层分隔成数据地址产生、地址访问、内存读及内存写四个基本层次，并且将写内存设计在第四层以消除访存等待，在发生内存写后读冲突时，采用读操作先拥有内存总线的控制权，而将写操作内容暂时存入写回队列的方式解决，以提高数字信号处理器的性能。本发明将读写操作流水层分隔并采用硬件写回队列的方法，在硬件层次上实现了一种数据相关消除的方案，且对于数字信号处理器软件开发过程完全透明，从而使得数字信号处理器在达到高主频的同时实现高效的处理效率。
-
公开(公告)号：CN1275144C
公开(公告)日：2006-09-13
申请号：CN200410015733.9
申请日：2004-01-09
Applicant: 上海交通大学
IPC: G06F9/38
Abstract: 一种消除内存访问等待的数字信号处理器内存控制方法，用于数字信号处理器中的内存控制单元的设计。将读写操作流水层分隔成数据地址产生、地址访问、内存读及内存写四个基本层次，并且将写内存设计在第四层以消除访存等待，在发生内存写后读冲突时，采用读操作先拥有内存总线的控制权，而将写操作内容暂时存入写回队列的方式解决，以提高数字信号处理器的性能。本发明将读写操作流水层分隔并采用硬件写回队列的方法，在硬件层次上实现了一种数据相关消除的方案，且对于数字信号处理器软件开发过程完全透明，从而使得数字信号处理器在达到高主频的同时实现高效的处理效率。
-
公开(公告)号：CN1259620C
公开(公告)日：2006-06-14
申请号：CN200410015738.1
申请日：2004-01-09
Applicant: 上海交通大学 , 上海交大汉芯科技有限公司
IPC: G06F9/315
Abstract: 一种带有快速位提取和位插入单元的数字信号处理器，在处理器内核的算术运算单元内部集成一个位提取和位插入单元，位提取和位插入单元由加法器，移位器以及源和目的寄存器组成，采用与或逻辑来替代现有的多选一逻辑以减少时延，进行位提取操作时，移位的同时进行加法运算并用很短位数的加法替代较长位数的加法，位插入操作时采用对中间结果进行与或逻辑运算，得到需要的结果。本发明利用简化的结构减少了位提取和位插入指令的执行时间，通过器件复用提高了面积利用率，从而提高了整个芯片的性价比。
-
-
-
-
Search Results
5
records
(took 0.016 seconds)
