PLL电路
    1.
    发明授权

    公开(公告)号:CN110832778B

    公开(公告)日:2023-07-07

    申请号:CN201780092689.7

    申请日:2017-07-04

    Abstract: 相位频率比较器(4)对基准信号和可变分频器(3)的输出信号进行比较,输出与比较结果对应的频率的上升信号和下降信号。与门电路(9)进行上升信号与下降信号的逻辑与运算,输出运算结果作为重定时用信号CLKretime。触发器电路(10)在与门电路(9)的输出信号的定时保持频率控制电路(8)的输出信号并进行输出。ΔΣ调制器(7)与触发器电路(10)的输出对应地决定可变分频器(3)的分频比。

    PLL电路
    2.
    发明公开

    公开(公告)号:CN110832778A

    公开(公告)日:2020-02-21

    申请号:CN201780092689.7

    申请日:2017-07-04

    Abstract: 相位频率比较器(4)对基准信号和可变分频器(3)的输出信号进行比较,输出与比较结果对应的频率的上升信号和下降信号。与门电路(9)进行上升信号与下降信号的逻辑与运算,输出运算结果作为重定时用信号CLKretime。触发器电路(10)在与门电路(9)的输出信号的定时保持频率控制电路(8)的输出信号并进行输出。ΔΣ调制器(7)与触发器电路(10)的输出对应地决定可变分频器(3)的分频比。

    可变分频器
    3.
    发明公开

    公开(公告)号:CN108834431A

    公开(公告)日:2018-11-16

    申请号:CN201680083289.5

    申请日:2016-03-16

    CPC classification number: H03K23/64 H03L7/18

    Abstract: 设定数据输出电路(3)构成为与从第1分频器组(1)的多个双模分频器(1-1、1-2)中的、被从复位电路(6)输出无效的复位信号的双模分频器中末级的双模分频器输出的分频信号同步地,更新设定数据。由此,在与分频动作相关的有效的双模分频器中,最后级的双模分频器的分频比为3分频时,即便被赋予了减少与分频动作相关的有效的双模分频器的个数的分频比设定数据,也能够实现正常的分频动作。

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