公开(公告)号：CN111466032B

公开(公告)日：2023-08-18

申请号：CN201880079413.X

申请日：2018-12-18

Applicant: 三菱电机株式会社

Inventor： 日野史郎 ,  永久雄一 ,  贞松康史 ,  八田英之 ,  川原洸太朗

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/12 ,  H01L29/47 ,  H01L29/872

Abstract: 在内置肖特基二极管的SiC‑MOSFET中，有时无法充分地降低向活性区域端部的阱区域的双极电流通电，元件的可靠性降低。在内置肖特基二极管的SiC‑MOSFET中，不使终端区域的阱与源极欧姆连接，相比于形成于活性区域的肖特基二极管密度，使形成于终端区域的肖特基二极管的平面方向的密度更高或者使肖特基二极管之间的平面方向的距离短。

公开(公告)号：CN114342089A

公开(公告)日：2022-04-12

申请号：CN201980099839.6

申请日：2019-09-06

Applicant: 三菱电机株式会社

Inventor： 永久雄一 ,  日野史郎 ,  贞松康史 ,  川原洸太朗 ,  八田英之 ,  友久伸吾

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/12

Abstract: 本发明的目的在于：在碳化硅半导体装置中，通过缓和在回流动作时施加到终端阱区域的电压，抑制双极性通电。SiC‑MOSFET101在漂移层(20)的表层具备都为第2导电类型的、多个第1阱区域(30)、第2阱区域(31)、第3阱区域(32)。第3阱区域(32)设置于第2阱区域(31)的与第1阱区域(30)相反的一侧。包括第1阱区域(30)的组件单元内置单极性型二极管。SiC‑MOSFET101具备与单极性型二极管和欧姆电极(70)连接、不与第2阱区域(31)以及第3阱区域(32)欧姆连接的源极电极(80)。

公开(公告)号：CN113330579A

公开(公告)日：2021-08-31

申请号：CN201980090055.7

申请日：2019-01-29

Applicant: 三菱电机株式会社

Inventor： 海老原洪平 ,  日野史郎 ,  宫崎光介 ,  高木保志

IPC: H01L29/12 ,  H01L29/06 ,  H01L29/78 ,  H01L29/872

Abstract: 涉及在半导体基板的厚度方向上流过主电流的半导体装置，半导体基板具有：第1导电类型的半导体层；以及第2导电类型的阱区域，设置于半导体层的上层部，半导体装置具备：表面电极，设置于与第1主面相反的一侧的第2主面上；背面电极，设置于第1主面上；以及上表面膜，覆盖表面电极的端缘部以及半导体基板的外侧区域的至少一部分，阱区域具有向比表面电极的端面更靠外侧的外侧区域延伸的部分和向比表面电极的所述端面更靠内侧的内侧区域延伸的部分，表面电极覆盖内侧区域的至少一部分并且与阱区域电连接，上表面膜具有至少1个外周开口部，该至少1个外周开口部离开外侧区域的表面电极，沿着表面电极的外周设置。

公开(公告)号：CN113039650A

公开(公告)日：2021-06-25

申请号：CN201880099071.8

申请日：2018-11-30

Applicant: 三菱电机株式会社

Inventor： 川原洸太朗 ,  日野史郎

IPC: H01L29/78

Abstract: 目的在于提供用于提高I2t耐量并且维持最大单极性电流密度的技术。在半导体装置中，第1杂质层(107)在与肖特基界面(115)之间夹着阱层(103)而形成。另外，第1杂质层从比源极层(105)接近肖特基界面的阱层的表层形成至源极层的下方。另外，第1杂质层的下表面位于比肖特基界面更靠下方。

公开(公告)号：CN108352407A

公开(公告)日：2018-07-31

申请号：CN201680064925.X

申请日：2016-09-13

Applicant: 三菱电机株式会社

Inventor： 富永贵亮 ,  日野史郎

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

CPC classification number: H01L29/06 ,  H01L29/12 ,  H01L29/78

Abstract: 碳化硅半导体装置具有：在碳化硅漂移层(20)的表层部相隔距离W1设置、p型杂质浓度比碳化硅漂移层(20)的n型杂质浓度高的一对第1阱区域(30)；与第1阱区域(30)的底部邻接地相隔比距离W1大0.8μm以上的距离W2设置、p型杂质浓度比碳化硅漂移层(20)的n型杂质浓度高且为第1阱区域(30)的1.1倍以上且4.2倍以下的一对第2阱区域(31)；在一对第1阱区域(30)和一对第2阱区域(31)的各自之间设置、n型杂质浓度比碳化硅漂移层(20)高且比第2阱区域(31)的p型杂质浓度低的高浓度JFET区域(22)。能够在抑制接通电压的上升的同时减小漏电流。

公开(公告)号：CN104737296B

公开(公告)日：2018-01-05

申请号：CN201380054265.3

申请日：2013-09-05

Applicant: 三菱电机株式会社

Inventor： 田中梨菜 ,  香川泰宏 ,  日野史郎 ,  三浦成久 ,  今泉昌之

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/66068 ,  H01L21/26586 ,  H01L29/0623 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/7813

Abstract: 得到缓和栅极绝缘膜的电场强度并且导通电阻低的碳化硅半导体装置。该碳化硅半导体装置具有：n型碳化硅基板(1)；在n型碳化硅基板(1)的上表面形成了的漂移层(2)；在漂移层(2)中形成并且在内部具有栅极绝缘膜(8)与栅极电极(9)的沟槽(7)；与沟槽(7)空出间隔而平行地形成并且比沟槽(7)深的p型高浓度阱区(6)；以及从相比沟槽(7)的底部端而更向上表面侧的、沟槽(7)底部的栅极绝缘膜(8)的膜厚程度的上方位置朝向p型高浓度阱区(6)的下端缓慢变深地形成的p型体区域(4)。

公开(公告)号：CN105074921B

公开(公告)日：2017-11-21

申请号：CN201480019915.5

申请日：2014-03-27

Applicant: 三菱电机株式会社

Inventor： 日野史郎 ,  三浦成久 ,  今泉昌之 ,  海老原洪平

IPC: H01L27/04 ,  H01L29/12 ,  H01L29/47 ,  H01L29/78 ,  H01L29/872

CPC classification number: H01L29/7806 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/1095 ,  H01L29/12 ,  H01L29/1608 ,  H01L29/36 ,  H01L29/4238 ,  H01L29/47 ,  H01L29/78 ,  H01L29/7815 ,  H01L29/872

Abstract: 本发明的目的在于，在终端附近的构件单元中的pn二极管进行动作之前增大整个芯片中流过的电流值，能够实现芯片尺寸的缩小以及由此带来的芯片成本的降低。本发明具备在俯视时夹着地多个第1阱区(30)整体地形成了的第2阱区(31)、在第2阱区内从第2阱区表层向深度方向贯通地形成了的第3间隔区域(23)、以及在第3间隔区域上设置了的第2肖特基电极(75)。

公开(公告)号：CN104620381B

公开(公告)日：2017-04-19

申请号：CN201380046464.X

申请日：2013-04-11

Applicant: 三菱电机株式会社

Inventor： 日野史郎 ,  三浦成久 ,  今泉昌之

IPC: H01L27/04 ,  H01L29/12 ,  H01L29/47 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868 ,  H01L29/872

CPC classification number: H01L27/0629 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7806 ,  H01L29/7813 ,  H01L29/872

Abstract: 在作为回流二极管内置了肖特基势垒二极管的半导体装置中，在回流状态下使最大单极电流增大，并且在截止状态下降低漏电流。在第1导电类型的漂移层(20)的表层侧设置了的相邻的第2导电类型的阱区域(30)之间的表面中的至少一部分中，具备肖特基电极(75)，使处于肖特基电极(75)的下部并且处于相邻的所述阱区域(30)之间的第1区域内的第1导电类型的杂质浓度比漂移层(20)的第1导电类型的第1杂质浓度高、并且比阱区域(30)的第2导电类型的第2杂质浓度低。

公开(公告)号：CN102947934B

公开(公告)日：2015-12-02

申请号：CN201080067692.1

申请日：2010-06-24

Applicant: 三菱电机株式会社

Inventor： 古川彰彦 ,  香川泰宏 ,  三浦成久 ,  日野史郎 ,  中田修平 ,  大塚健一 ,  渡边昭裕 ,  今泉昌之

IPC: H01L27/04 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/08 ,  H01L27/088 ,  H01L29/06 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/78 ,  H01L21/0485 ,  H01L27/088 ,  H01L29/0696 ,  H01L29/45 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/7805 ,  H01L29/7815

Abstract: 在具备感测焊盘的进行高速转换的功率半导体器件中，由于在进行转换时流过位移电流并与该电流通路的阻抗相互作用，而在感测焊盘下部的阱区产生高电压，有时由于高电压而导致如栅绝缘膜那样的薄的绝缘膜被介质击穿从而破坏功率半导体器件。本发明的功率半导体器件具备设置在感测焊盘下部的阱区之上、并贯通比栅绝缘膜厚的场绝缘膜来与源极焊盘连接的感测焊盘阱接触孔，因此能够提高可靠性。

公开(公告)号：CN114342089B

公开(公告)日：2025-02-14

申请号：CN201980099839.6

申请日：2019-09-06

Applicant: 三菱电机株式会社

Inventor： 永久雄一 ,  日野史郎 ,  贞松康史 ,  川原洸太朗 ,  八田英之 ,  友久伸吾

IPC: H10D30/66 ,  H10D62/10 ,  H10D62/81

Abstract: 本发明的目的在于：在碳化硅半导体装置中，通过缓和在回流动作时施加到终端阱区域的电压，抑制双极性通电。SiC‑MOSFET101在漂移层(20)的表层具备都为第2导电类型的、多个第1阱区域(30)、第2阱区域(31)、第3阱区域(32)。第3阱区域(32)设置于第2阱区域(31)的与第1阱区域(30)相反的一侧。包括第1阱区域(30)的组件单元内置单极性型二极管。SiC‑MOSFET101具备与单极性型二极管和欧姆电极(70)连接、不与第2阱区域(31)以及第3阱区域(32)欧姆连接的源极电极(80)。