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公开(公告)号：CN1700333A
公开(公告)日：2005-11-23
申请号：CN200510073919.4
申请日：2005-05-23
Applicant: 三洋电机株式会社
CPC classification number: G11B20/1833 , G11B20/1866 , G11B2020/184
Abstract: 提供一种数据编码电路，即使通过减少访问存储器的访问次数，在低运行时钟频率的存储器的情况下也能保证记录操作具有实时性，同时减小功率消耗和存储器成本。在写入存储器(101)之前，来自主机的数据被输入EDC运算电路(110)和扰码运算电路(111)被处理，PI运算电路(104)和PO运算电路(105)把纠错码加入到由扰码运算电路(111)写入存储器(101)的数据中。因此，有可能省略当数据被从主机写入存储器时存储器的访问及当数据被从存储器读到EDC运算单元时存储器的访问，从而有可能减少存储器的运行时钟频率。
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公开(公告)号：CN101436587A
公开(公告)日：2009-05-20
申请号：CN200810173487.8
申请日：2008-11-14
IPC: H01L25/00 , H01L25/18 , H01L23/488 , H01L27/146 , H04N5/225 , G03B5/00
CPC classification number: H04N5/2253 , H01L24/45 , H01L24/48 , H01L24/49 , H01L25/0652 , H01L25/18 , H01L27/14618 , H01L2224/05553 , H01L2224/32145 , H01L2224/45144 , H01L2224/48091 , H01L2224/49175 , H01L2224/49433 , H01L2225/0651 , H01L2924/01006 , H01L2924/01012 , H01L2924/01013 , H01L2924/01029 , H01L2924/0103 , H01L2924/01033 , H01L2924/01047 , H01L2924/0105 , H01L2924/01079 , H01L2924/01082 , H01L2924/01083 , H01L2924/014 , H01L2924/15311 , H01L2924/181 , H01L2924/00014 , H01L2924/00
Abstract: 一种半导体模块，具有多个半导体元件。在与第1半导体元件并排的第2半导体元件，设置有用于输出大电流的电流输出用电极。电流输出用电极通过金属丝等焊接线与第1布线层上设置的基板电极电连接。焊接线横断与第1半导体元件的边(F1)相对的边(E1)以外的边、即边(E2)。此外，电流输出用电极沿着边(E2)来设置。由此，抑制流经一个半导体元件的焊接线的信号成为其他半导体元件的噪声，提高半导体模块的工作可靠性。
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公开(公告)号：CN101436587B
公开(公告)日：2012-09-05
申请号：CN200810173487.8
申请日：2008-11-14
IPC: H01L25/00 , H01L25/18 , H01L23/488 , H01L27/146 , H04N5/225 , G03B5/00
CPC classification number: H04N5/2253 , H01L24/45 , H01L24/48 , H01L24/49 , H01L25/0652 , H01L25/18 , H01L27/14618 , H01L2224/05553 , H01L2224/32145 , H01L2224/45144 , H01L2224/48091 , H01L2224/49175 , H01L2224/49433 , H01L2225/0651 , H01L2924/01006 , H01L2924/01012 , H01L2924/01013 , H01L2924/01029 , H01L2924/0103 , H01L2924/01033 , H01L2924/01047 , H01L2924/0105 , H01L2924/01079 , H01L2924/01082 , H01L2924/01083 , H01L2924/014 , H01L2924/15311 , H01L2924/181 , H01L2924/00014 , H01L2924/00
Abstract: 一种半导体模块，具有多个半导体元件。在与第1半导体元件并排的第2半导体元件，设置有用于输出大电流的电流输出用电极。电流输出用电极通过金属丝等焊接线与第1布线层上设置的基板电极电连接。焊接线横断与第1半导体元件的边(F1)相对的边(E1)以外的边、即边(E2)。此外，电流输出用电极沿着边(E2)来设置。由此，抑制流经一个半导体元件的焊接线的信号成为其他半导体元件的噪声，提高半导体模块的工作可靠性。
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公开(公告)号：CN101442041B
公开(公告)日：2012-08-29
申请号：CN200810178113.5
申请日：2008-11-19
IPC: H04N5/232 , H01L25/00 , H01L25/065
CPC classification number: H04N5/23248 , H01L25/18 , H01L2224/48225 , H01L2224/48227 , H01L2225/06562 , H01L2924/01019 , H01L2924/1305 , H01L2924/13091 , H01L2924/15311 , H04N5/23287 , H01L2924/00
Abstract: 本发明提供一种共同装载了具有模拟电路的驱动芯片(20)和具有数字电路的逻辑芯片(30)的多芯片封装的半导体装置；驱动芯片具有生成逻辑芯片专用的逻辑芯片电源的逻辑芯片用电源电路(40)。逻辑芯片(30)，具有通过电源输入端子接受来自所述逻辑芯片用电源电路的电流供给而工作的内部逻辑电路。由此有效地提供一种MCP的具有数字电路的逻辑芯片工作电源。
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公开(公告)号：CN100339833C
公开(公告)日：2007-09-26
申请号：CN200510070227.4
申请日：2005-05-11
Applicant: 三洋电机株式会社
CPC classification number: G11B20/1866 , G11B20/1833 , G11B2020/184
Abstract: 提出了一种数据编码电路。在将数据写入存储器之前，由EDC算法操作电路和加扰算法操作电路对来自主机的数据进行处理，并写入存储器。接着，在PO算法操作电路处执行PO方向的纠错编码，并将获得的PO码添加到要写入存储器的相应数据。之后，按照PI方向、从存储器向PI算法操作电路逐行读取数据。将PI码添加到数据，并将数据顺序输出到调制电路。因此，能够忽略当从主机将数据写入存储器时的存储器访问、当从存储器向EDC算法操作电路读取数据时的存储器访问、当从存储器向调制电路读取数据时的存储器访问和当PI算法操作电路将纠错码写入存储器时的存储器访问。结果，能够极大地降低存储器的操作时钟频率。
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Patent Agency Ranking
公开(公告)号：CN1459788A
公开(公告)日：2003-12-03
申请号：CN03138103.0
申请日：2003-05-22
Applicant: 三洋电机株式会社
Inventor： 野吕聪
CPC classification number: G11B20/10009 , G11B20/1403 , H04N5/85
Abstract: 本发明提供一种译码装置。该装置的寄存器(132)具有12字节的存储容量，依次取入并存储从光盘(1)的BCA区域读出的再现数据。ROM131存储与BCA数据用同步模式(SBBCA：2字节)、表示BCA数据的开始的开始数据(8字节)和附加在该开始数据中的同步模式(RSBCA1：2字节)对应的三种数据模式。比较电路(133)依次比较存储在寄存器(132)中的数据和存储在ROM131中的数据模式。判定电路(134)监视比较电路(133)的比较结果，当存储在寄存器(132)中的数据与存储在ROM131中的数据模式在给定误差范围中一致时，则判定从光盘(1)读出的数据是BCA数据的开始。
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公开(公告)号：CN101442041A
公开(公告)日：2009-05-27
申请号：CN200810178113.5
申请日：2008-11-19
IPC: H01L25/00 , H01L25/065 , H04N5/232
CPC classification number: H04N5/23248 , H01L25/18 , H01L2224/48225 , H01L2224/48227 , H01L2225/06562 , H01L2924/01019 , H01L2924/1305 , H01L2924/13091 , H01L2924/15311 , H04N5/23287 , H01L2924/00
Abstract: 本发明提供一种共同装载了具有模拟电路的驱动芯片(20)和具有数字电路的逻辑芯片(30)的多芯片封装的半导体装置；驱动芯片具有生成逻辑芯片专用的逻辑芯片电源的逻辑芯片用电源电路(40)。逻辑芯片(30)，具有通过电源输入端子接受来自所述逻辑芯片用电源电路的电流供给而工作的内部逻辑电路。由此有效地提供一种MCP的具有数字电路的逻辑芯片工作电源。
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公开(公告)号：CN100340998C
公开(公告)日：2007-10-03
申请号：CN03148577.4
申请日：2003-07-04
Applicant: 三洋电机株式会社
CPC classification number: G11C7/1006 , G11C11/4082 , G11C11/4096
Abstract: 本发明提供一种能够适当地减少根据来自外部的指示对缓冲存储器进行存取时所需要的时间的存取电路。在控制单元(20)中，把数据单位指定信号作为地址数据输出给地址译码器(110)，该数据单位指定信号作为在存取电路的工作时钟的1周期内对SDRAM(10)进行存取的存取数据量指定了1字节、1字及2字中的某一个。然后，在请求发生部(130)中，基于由地址译码器(110)译码的上述存取数据量，输出利用该数据量来指示存取的请求信号。然后，在存储器接口(140)中，当从外部指定对SDRAM(10)进行存取的数据的起始地址时，就从该指定了的地址、以与请求信号的指示对应的存取数据量对SDRAM(10)进行存取。
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公开(公告)号：CN1258185C
公开(公告)日：2006-05-31
申请号：CN03120111.3
申请日：2003-03-07
Applicant: 三洋电机株式会社
CPC classification number: G11B20/1403 , G11B7/00456 , G11B7/005 , G11B7/0062 , G11B2007/0006 , G11B2020/10879
Abstract: 本发明提供一种数据处理装置，该数据处理装置是把解码器和编码器的功能集成在一个芯片上的LSI，被组装在能够对作为记录介质的CD和DVD进行数据处理的记录再生装置中。在数据处理装置，8-16调制电路(32)、EFM调制电路(42)对应载入记录再生装置中的盘的种类，进行分时动作。写入策略电路(27)接收由在动作过程中的调制电路所输出的调制数据，生成用于驱动激光的脉冲信号。从而，能够抑制电路规模的增大。
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公开(公告)号：CN1241200C
公开(公告)日：2006-02-08
申请号：CN03138103.0
申请日：2003-05-22
Applicant: 三洋电机株式会社
Inventor： 野吕聪
CPC classification number: G11B20/10009 , G11B20/1403 , H04N5/85
Abstract: 本发明提供一种译码装置。该装置的寄存器(132)具有12字节的存储容量，依次取入并存储从光盘(1)的BCA区域读出的再现数据。ROM131存储与BCA数据用同步模式(SBBCA：2字节)、表示BCA数据的开始的开始数据(8字节)和附加在该开始数据中的同步模式(RSBCA1：2字节)对应的三种数据模式。比较电路(133)依次比较存储在寄存器(132)中的数据和存储在ROM131中的数据模式。判定电路(134)监视比较电路(133)的比较结果，当存储在寄存器(132)中的数据与存储在ROM131中的数据模式在给定误差范围中一致时，则判定从光盘(1)读出的数据是BCA数据的开始。
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