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公开(公告)号：CN108268391B
公开(公告)日：2023-08-08
申请号：CN201711206775.4
申请日：2017-11-27
Applicant: 三星电子株式会社 , 首尔大学校产学协力团 , 延世大学校产学协力团
IPC: G06F13/16
Abstract: 本发明提供一种半导体系统及其控制方法。本发明提供一种包括异构存储器模块的半导体系统。所述半导体系统包括经由系统总线连接到异构存储器模块的CPU。异构存储器模块包括：易失性存储器模块；非易失性存储器模块；内部总线，与系统总线分离，并连接易失性存储器模块和非易失性存储器模块；交换管理器，被配置为使用内部总线而不使用系统总线来控制在易失性存储器模块和非易失性存储器模块之间传递目标数据的交换操作的执行。
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公开(公告)号：CN108268391A
公开(公告)日：2018-07-10
申请号：CN201711206775.4
申请日：2017-11-27
Applicant: 三星电子株式会社 , 首尔大学校产学协力团 , 延世大学校产学协力团
IPC: G06F13/16
Abstract: 本发明提供一种半导体系统及其控制方法。本发明提供一种包括异构存储器模块的半导体系统。所述半导体系统包括经由系统总线连接到异构存储器模块的CPU。异构存储器模块包括：易失性存储器模块；非易失性存储器模块；内部总线，与系统总线分离，并连接易失性存储器模块和非易失性存储器模块；交换管理器，被配置为使用内部总线而不使用系统总线来控制在易失性存储器模块和非易失性存储器模块之间传递目标数据的交换操作的执行。
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公开(公告)号：CN113948124A
公开(公告)日：2022-01-18
申请号：CN202110475355.6
申请日：2021-04-29
Applicant: 三星电子株式会社
Inventor： 赵永进
Abstract: 一种存储控制器包括：主机接口电路，接收与第一、第二、第三和第四逻辑地址相对应的第一、第二、第三和第四请求；存储器接口电路，通过第一通道与第一非易失性存储器通信，以及通过第二通道与第二非易失性存储器通信；第一闪存转换层，被配置为管理所述第一非易失性存储器；以及第二闪存转换层，被配置为管理所述第二非易失性存储器，所述第一闪存转换层通过所述第一通道输出与所述第一请求和所述第四请求相对应的命令，所述第二闪存转换层通过所述第二通道输出分别与所述第二请求和所述第三请求相对应的命令，并且所述第一逻辑地址的值小于所述第二逻辑地址的值，并且所述第三逻辑地址的值小于所述第四逻辑地址的值。
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公开(公告)号：CN107943609B
公开(公告)日：2021-10-29
申请号：CN201710858013.6
申请日：2017-09-20
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 提供了一种用于报告关于芯片单元故障的信息的存储器模块、存储器模块的操作以及存储器控制器的操作。所述存储器模块包括：安装在模块板上并存储数据的第一至第M存储器芯片(其中M是等于或大于2的整数)；以及安装在模块板上并存储奇偶校验码的第(M+1)存储器芯片，所述奇偶校验码用于恢复在第一至第M存储器芯片中发生芯片单元故障的存储器芯片的数据，其中通过芯片内错误检测操作来从第一至第(M+1)存储器芯片产生故障位，并且根据对来自第一至第(M+1)存储器芯片的故障位进行计算的结果来输出故障信息。
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公开(公告)号：CN111199768A
公开(公告)日：2020-05-26
申请号：CN201910489712.7
申请日：2019-06-06
Applicant: 三星电子株式会社
Abstract: 提供一种存储器控制器、存储器系统以及存储器系统的纠错方法。所述存储器控制器包括：纠错码(ECC)电路，被配置为：校正从存储器装置提供的读取码字的错误，其中，ECC电路包括：码字组合生成器，被配置为：接收从存储器装置的第一区域读取的包括多个第一读取码字比特值的第一读取码字，通过改变所述多个第一读取码字比特值中的一个或多个的值来生成改变码字，并且提供包括改变码字的码字组合；以及ECC解码器，包括多个ECC引擎，其中，ECC解码器被配置为并行地对包括在码字组合中的多个码字执行ECC解码。
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Patent Agency Ranking
公开(公告)号：CN110544501B
公开(公告)日：2025-02-18
申请号：CN201910422771.2
申请日：2019-05-21
Applicant: 三星电子株式会社
Abstract: 一种存储设备，包括：非易失性存储器，包括多个非易失性存储单元；写入缓冲存储器，存储从主机接收的第一数据和第二数据；以及存储控制器，将存储在写入缓冲存储器中的第一数据和第二数据存储到非易失性存储器中。存储控制器对连接到第一字线组的多个第一存储单元执行第一编程操作和第二编程操作，以存储第一数据，并且对连接到第二字线组的多个第二存储单元执行第一编程操作和第二编程操作，以存储第二数据。当存储控制器对多个第二存储单元执行第一编程操作时，第一数据被写入写入缓冲存储器中。
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公开(公告)号：CN111192618B
公开(公告)日：2024-07-12
申请号：CN201910634753.0
申请日：2019-07-15
Applicant: 三星电子株式会社
Abstract: 提供了一种确定耐久性降低的存储器控制器、包括该存储器控制器的存储器系统、以及操作该存储器控制器的方法。存储器控制器包括：纠错码(ECC)电路，被配置为从存储器器件读取的数据中检测错误；耐久性确定电路，被配置为检查指示对存储器器件的写入操作的次数的第一计数值和基于从存储器器件读取的数据指示以下中的至少一个的第二计数值：存储器器件的第一存储器单元的数量，每个第一存储器单元具有错误，以及处于特定逻辑状态的存储器器件的第二存储器单元的数量，并且被配置为基于检查结果执行用于确定存储器器件的耐久性是否已经降低的第一确定操作。
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公开(公告)号：CN108628766B
公开(公告)日：2024-01-23
申请号：CN201710178677.8
申请日：2017-03-23
Applicant: 三星电子株式会社
IPC: G06F12/0853 , G06F12/0855 , G06F12/0882
Abstract: 本发明涉及一种由计算系统执行的读取方法，该计算系统包括处理器、至少一个非易失存储器和执行所述至少一个非易失存储器的高速缓冲功能的至少一个高速缓冲存储器。所述方法包括从处理器接收关于关键字的读取请求。通过对应于读取请求的标签确定操作，作出是否产生高速缓冲未中的确定。当标签确定操作的结果表示产生了高速缓冲未中时，以环绕方案从至少一个非易失存储器接收对应于读取请求的页数据。当页数据的关键字被接收时，将该关键字输出到处理器。
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公开(公告)号：CN108694134B
公开(公告)日：2023-11-21
申请号：CN201810315719.2
申请日：2018-04-10
Applicant: 三星电子株式会社
IPC: G06F12/0877 , G06F12/0888
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公开(公告)号：CN106997324B
公开(公告)日：2020-12-08
申请号：CN201611152034.8
申请日：2016-12-14
Applicant: 三星电子株式会社
IPC: G06F12/02
Abstract: 一种非易失性存储器模块包括：至少一个非易失性存储器；至少一个非易失性存储器控制器，被配置为控制非易失性存储器；至少一个动态随机存取存储器(DRAM)，用作至少一个非易失性存储器的缓存；数据缓冲器，被配置为存储在至少一个DRAM与外部设备之间交换的数据；和存储器模块控制设备，被配置为控制非易失性存储器控制器、至少一个DRAM和数据缓冲器。至少一个DRAM存储对应于缓存数据的标签并且比较存储的标签与输入的标签信息，以确定是否输出缓存数据。
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