公开(公告)号：CN118338645A

公开(公告)日：2024-07-12

申请号：CN202311163360.9

申请日：2023-09-11

Applicant: 三星电子株式会社 ,  延世大学校产学协力团

Inventor： 金弦峻 ,  金世建 ,  郑盛旭 ,  白琼琳 ,  赵健熙

IPC: H10B10/00 ,  G11C11/412 ,  G11C11/419

Abstract: 提供了静态随机存取存储器的存储单元阵列和静态随机存取存储器。所述存储单元阵列包括：顶部存储单元阵列，其包括顶部存储单元；以及底部存储单元阵列，其包括底部存储单元，顶部存储单元包括：第一顶部存储单元，其位于电源电压与中间节点之间，并且连接到第一顶部字线、第一顶部位线和第一顶部互补位线，底部存储单元包括：第一底部存储单元，其被配置为与第一顶部存储单元成对地工作，连接在中间节点与接地电压之间，并且连接到第一底部字线、第一底部位线和第一底部互补位线，并且当未对第一顶部存储单元和第一底部存储单元执行写入操作和读取操作时，第一顶部位线、第一顶部互补位线、第一底部位线和第一底部互补位线连接到中间节点。

公开(公告)号：CN117498834A

公开(公告)日：2024-02-02

申请号：CN202310538568.8

申请日：2023-05-12

Applicant: 三星电子株式会社 ,  延世大学校 ,  产学协力团

Inventor： 郑盛旭 ,  金世建 ,  金弦峻 ,  白琼琳 ,  赵健熙

IPC: H03K3/356 ,  H03K3/012

Abstract: 一种触发器包括输入逻辑电路、第一锁存器、第二锁存器和输出复用器；其中，输入逻辑电路基于输入数据位和时钟信号来输出时钟反信号，其中，第一锁存器和第二锁存器基于输入数据位、时钟信号和时钟反信号来操作，其中，输出复用器基于来自第一节点和第二节点的节点的输出来操作并输出输出数据位，以及其中，输入逻辑电路在输出数据位的值没有变化的时间段内具有统一的值。

公开(公告)号：CN117174138A

公开(公告)日：2023-12-05

申请号：CN202310159975.8

申请日：2023-02-23

Applicant: 三星电子株式会社 ,  高丽大学校 ,  产学协力团

Inventor： 朴钟善 ,  李京镐 ,  金弦峻

IPC: G11C11/412 ,  G11C11/417 ,  G06F7/544

Abstract: SRAM单元包括：第一传输门晶体管，与第一字线和局部位线连接；第一反相器，包括与第一传输门晶体管连接的输出端、以及输入端；第二反相器，包括与第一传输门晶体管连接的输入端、以及输出端；第二传输门晶体管，与第二字线、第一反相器的输入端和第二反相器的输出端、以及互补局部位线连接；第一晶体管，与第二传输门晶体管、局部计算线和接地电极连接；以及第二晶体管，与第三字线、局部计算线和接地电极连接。