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公开(公告)号：CN115941115A
公开(公告)日：2023-04-07
申请号：CN202211209301.6
申请日：2022-09-30
Applicant: 三星电子株式会社
Inventor： 默罕默德·瓦希德·贾玛利 , 哈米德·萨贝尔 , 霍马永·哈塔米 , 裵正铉
IPC: H04L1/00 , G06N3/044 , G06N3/0464 , G06N3/08
Abstract: 提供了一种实现编解码器的处理电路和训练神经乘积编码系统的方法，所述处理电路实现：编码器，被配置为：将k个符号的原始数据提供给包括M个神经编码器阶段的神经乘积编码器，第j神经编码器阶段包括由第j参数配置用于实现(nj,kj)纠错码(ECC)的第j神经网络，nj是n的因子且kj是k的因子；输出表示由纠错码编码的k个符号的原始数据的n个符号；或者解码器，被配置为：将n个符号的接收消息提供给神经乘积解码器，神经乘积解码器包括被分组为I个流水线阶段的神经解码器阶段，神经乘积解码器的第i流水线阶段包括M个神经解码器阶段，第j神经解码器阶段包括由第j参数配置用于实现(nj,kj)ECC的第j神经网络；输出从n个符号的接收消息解码的k个符号。
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