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公开(公告)号：CN111798781B
公开(公告)日：2025-02-07
申请号：CN202010258062.8
申请日：2020-04-03
Applicant: 三星电子株式会社
IPC: G09G3/20 , G09G3/3208 , G09G3/36
Abstract: 显示驱动集成电路(DDIC)的操作方法包括在第一操作模式下使用校正数据来校正第一图像数据。第一图像数据经由接口从处理器被接收，并且校正数据被存储在包括在DDIC中的第一存储器中。所述方法还包括：响应于控制DDIC切换到第二操作模式的模式切换信号，将从处理器接收的第二图像数据存储在第一存储器中，以及在第二操作模式下在显示面板上显示第二图像数据。
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公开(公告)号：CN102637417A
公开(公告)日：2012-08-15
申请号：CN201210032522.0
申请日：2012-02-14
Applicant: 三星电子株式会社
IPC: G09G3/36
CPC classification number: G09G3/20 , G09G3/3275 , G09G3/3688 , G09G2310/0251 , G09G2310/027
Abstract: 提供了一种源极驱动器，包括该源极驱动器的显示装置和驱动显示装置的方法。该源极驱动器包括：全局块，配置为输出“k”个全局伽马电压信号，其中“k”是2或大于2的整数。“k”个全局伽马电压信号每个包括多个灰度电压和在该多个灰度电压的每个之前从全局块输出的预先增强电压。通道驱动器配置为选择该“k”个全局伽马电压信号中的全局伽马电压信号。所选择的全局伽马电压信号包括该多个灰度电压中的灰度电压。通道驱动器响应于通道驱动器接收图像数据而向源极线输出灰度电压。
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公开(公告)号：CN110556363B
公开(公告)日：2024-12-24
申请号：CN201910437222.2
申请日：2019-05-23
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L23/488 , G09F9/00
Abstract: 一种薄膜型封装，包括：具有第一侧和第二侧的基膜；安装在基膜上的驱动器集成电路；布置在基膜的第一区域上的第一连接焊盘，基膜的第一区域与基膜的第一侧相邻，第一连接焊盘被配置为连接到第一外部电路；布置在基膜的第二区域上的第二连接焊盘，基膜的第二区域与基膜的第二侧相邻，第二连接焊盘被配置为连接到第二外部电路；布置在基膜上的第一信号线，第一信号线将驱动器集成电路和第一连接焊盘相连；布置在基膜上的第二信号线，第二信号线将驱动器集成电路和第二连接焊盘相连；以及从驱动器集成电路延伸到基膜的第一侧的多条测试线。
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Patent Agency Ranking
公开(公告)号：CN102969891A
公开(公告)日：2013-03-13
申请号：CN201210321794.2
申请日：2012-09-03
Applicant: 三星电子株式会社
IPC: H02M3/10
CPC classification number: G09G3/3696 , G09G2330/021 , G09G2330/026 , G09G2330/028 , H02M3/07 , H02M3/155
Abstract: 本发明公开了一种用于显示驱动器的电源电路，其包括正电压生成单元和负电压生成单元。正电压生成单元包括第一电容性DC-DC变换器和第一电感性DC-DC变换器，并选择性地使用第一电容性DC-DC变换器、第一电感性DC-DC变换器或者第一外部电源电压来生成正的源极电压。负电压生成单元包括第二电容性DC-DC变换器和第二电感性DC-DC变换器，并选择性地使用第二电容性DC-DC变换器、第二电感性DC-DC变换器或者第二外部电源电压来生成负的源极电压。
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公开(公告)号：CN1200514C
公开(公告)日：2005-05-04
申请号：CN99110618.0
申请日：1999-07-20
Applicant: 三星电子株式会社
IPC: H03K19/00
CPC classification number: H03K17/164
Abstract: 本发明公开了一种能降低高速工作时缓冲后的输入数据的噪声和失真的输出缓冲器和在这种输出缓冲器内执行的缓冲方法。该输出缓冲器用于对输入数据进行缓冲，并且将缓冲后的输入数据作为输出数据输出，所述输出缓冲器包括：第一至第M和第(M+1)至第(M+N)延迟装置，用于将输入数据延迟(M+N)个不同的延迟时间，并按预定次序每隔T/(M+N)时间间隔输出延迟后的数据，其中M和N各为等于或大于2的整数，而T与使输出数据的电平改变所需的时间相对应；以及数据输出装置，用于响应于第一至第(M+N)延迟装置的输出而输出数据。
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公开(公告)号：CN111798781A
公开(公告)日：2020-10-20
申请号：CN202010258062.8
申请日：2020-04-03
Applicant: 三星电子株式会社
IPC: G09G3/20 , G09G3/3208 , G09G3/36
Abstract: 显示驱动集成电路(DDIC)的操作方法包括在第一操作模式下使用校正数据来校正第一图像数据。第一图像数据经由接口从处理器被接收，并且校正数据被存储在包括在DDIC中的第一存储器中。所述方法还包括：响应于控制DDIC切换到第二操作模式的模式切换信号，将从处理器接收的第二图像数据存储在第一存储器中，以及在第二操作模式下在显示面板上显示第二图像数据。
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公开(公告)号：CN110556363A
公开(公告)日：2019-12-10
申请号：CN201910437222.2
申请日：2019-05-23
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L23/488 , G09F9/00
Abstract: 一种薄膜型封装，包括：具有第一侧和第二侧的基膜；安装在基膜上的驱动器集成电路；布置在基膜的第一区域上的第一连接焊盘，基膜的第一区域与基膜的第一侧相邻，第一连接焊盘被配置为连接到第一外部电路；布置在基膜的第二区域上的第二连接焊盘，基膜的第二区域与基膜的第二侧相邻，第二连接焊盘被配置为连接到第二外部电路；布置在基膜上的第一信号线，第一信号线将驱动器集成电路和第一连接焊盘相连；布置在基膜上的第二信号线，第二信号线将驱动器集成电路和第二连接焊盘相连；以及从驱动器集成电路延伸到基膜的第一侧的多条测试线。
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公开(公告)号：CN1247413A
公开(公告)日：2000-03-15
申请号：CN99110618.0
申请日：1999-07-20
Applicant: 三星电子株式会社
IPC: H03K19/00
CPC classification number: H03K17/164
Abstract: 本发明提出了一种能降低高速工作时经缓冲的输入数据的噪声和失真的输出缓冲器和在这种输出缓冲器内执行的缓冲方法。将输入数据进行缓冲后作为输出数据输出的这种输出缓冲器包括:第一至第M和第(M+1)至第(M+N)延迟装置,用来将输入数据延迟(M+N)个不同的延迟时间,并按预定次序每隔T/(M+N)时间逐个输出经延迟的数据,其中M和N各为等于或大于2的整数,而T与使输出数据电平改变所需的时间;以及一个数据输出装置,用来在第一至第(M+N)延迟装置的输出的作用下输出输出数据。
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