公开(公告)号：CN110827872A

公开(公告)日：2020-02-21

申请号：CN201910343137.X

申请日：2019-04-25

Applicant: 三星电子株式会社

Inventor： 崔训对 ,  金和平

IPC: G11C7/22

Abstract: 一种延迟锁相环电路，包括第一占空比校正器和第二占空比校正器、以及第一占空比检测器和第二占空比检测器。第一占空比校正器响应于第一校正码，调整第一分频时钟信号至第四分频时钟信号中的一些的占空比，以提供第一校正时钟信号至第四校正时钟信号。第二占空比校正器响应于第二校正码，调整第二延迟时钟信号至第四延迟时钟信号中的一些的延迟，以提供第一源时钟信号至第四源时钟信号。第一占空比检测器检测第一传播时钟信号的占空比，以产生第一校正码的第一子校正码，并且检测第一复时钟信号和第二恢复时钟信号的占空比以产生第二校正码。第二占空比检测器检测第二传播时钟信号的占空比，以产生第一校正码的第二子校正码。

公开(公告)号：CN110729002A

公开(公告)日：2020-01-24

申请号：CN201910640221.8

申请日：2019-07-16

Applicant: 三星电子株式会社

Inventor： 崔训对 ,  金和平

IPC: G11C7/10

Abstract: 本发明构思涉及一种半导体存储器设备。该半导体存储器设备可以包括：第一缓冲器，被配置为接收第一信号；第二缓冲器，被配置为接收第二信号；检测器，被配置为将由第一缓冲器接收的第一信号的第一相位与由第二缓冲器接收的第二信号的第二相位进行比较并生成检测信号；以及校正器，响应于检测信号被激活或去激活。当校正器响应于检测信号被激活时，校正器可以被配置为校正由第一缓冲器接收的第一信号和由第二缓冲器接收的第二信号。

公开(公告)号：CN110827872B

公开(公告)日：2024-05-10

申请号：CN201910343137.X

申请日：2019-04-25

Applicant: 三星电子株式会社

Inventor： 崔训对 ,  金和平

IPC: G11C7/22

Abstract: 一种延迟锁相环电路，包括第一占空比校正器和第二占空比校正器、以及第一占空比检测器和第二占空比检测器。第一占空比校正器响应于第一校正码，调整第一分频时钟信号至第四分频时钟信号中的一些的占空比，以提供第一校正时钟信号至第四校正时钟信号。第二占空比校正器响应于第二校正码，调整第二延迟时钟信号至第四延迟时钟信号中的一些的延迟，以提供第一源时钟信号至第四源时钟信号。第一占空比检测器检测第一传播时钟信号的占空比，以产生第一校正码的第一子校正码，并且检测第一复时钟信号和第二恢复时钟信号的占空比以产生第二校正码。第二占空比检测器检测第二传播时钟信号的占空比，以产生第一校正码的第二子校正码。

公开(公告)号：CN110729002B

公开(公告)日：2023-07-25

申请号：CN201910640221.8

申请日：2019-07-16

Applicant: 三星电子株式会社

Inventor： 崔训对 ,  金和平

IPC: G11C7/10

Abstract: 本发明构思涉及一种半导体存储器设备。该半导体存储器设备可以包括：第一缓冲器，被配置为接收第一信号；第二缓冲器，被配置为接收第二信号；检测器，被配置为将由第一缓冲器接收的第一信号的第一相位与由第二缓冲器接收的第二信号的第二相位进行比较并生成检测信号；以及校正器，响应于检测信号被激活或去激活。当校正器响应于检测信号被激活时，校正器可以被配置为校正由第一缓冲器接收的第一信号和由第二缓冲器接收的第二信号。