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公开(公告)号：CN103678115A
公开(公告)日：2014-03-26
申请号：CN201310407591.X
申请日：2013-09-09
Applicant: 三星电子株式会社
IPC: G06F11/36
CPC classification number: G06F11/3624 , G06F8/41 , G06F11/3612 , G06F11/3672
Abstract: 一种在混合模式程序中检测源代码差错的位置的设备和方法。公开了一种在混合模式程序中检测源代码差错位置的设备。所述设备可包括编译器、映射表产生器、仿真器、比较数据产生器和差错位置检测器。所述设备在仿真验证程序并且仿真参考程序的同时提取低级数据。低级数据被映射到验证程序和参考程序的映射表，并且通过比较验证程序和参考程序的映射表，确定在混合模式程序中是否存在差错，并且如果差错存在，则确定差错在哪里。
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公开(公告)号：CN110199269B
公开(公告)日：2023-08-29
申请号：CN201880008043.0
申请日：2018-01-23
Applicant: 三星电子株式会社
IPC: G06F13/38 , G06F12/1081
Abstract: 一种电子装置可包括：第一存储器，用于以指定速率存储第一数据；第一处理器，被连接到第一存储器，并且被配置为将第一数据划分成多个第二数据，其中，每个第二数据的大小小于第一数据的大小；第二存储器，用于以比指定速率快的速率存储所述多个第二数据中的至少一些第二数据；第二处理器，被连接到第二存储器，并且被配置为处理所述多个第二数据中的至少一些第二数据；以及DMA控制模块，被连接到第二处理器，用于在第一存储器与第二存储器之间发送/接收数据，其中，DMA控制模块被配置为：至少基于从第一处理器发送到第二处理器的针对所述多个第二数据的处理命令，从第一存储器接收从第一数据划分出的小的大小的所述多个第二数据中的至少一些第二数据；将所述多个第二数据中的至少一些第二数据发送到第二处理器；并且将由第二处理器通过使用所述多个第二数据中的至少一些第二数据产生的第三数据发送到第一存储器。
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Patent Agency Ranking
公开(公告)号：CN103678115B
公开(公告)日：2017-09-08
申请号：CN201310407591.X
申请日：2013-09-09
Applicant: 三星电子株式会社
IPC: G06F11/36
CPC classification number: G06F11/3624 , G06F8/41 , G06F11/3612 , G06F11/3672
Abstract: 一种在混合模式程序中检测源代码差错的位置的设备和方法。公开了一种在混合模式程序中检测源代码差错位置的设备。所述设备可包括编译器、映射表产生器、仿真器、比较数据产生器和差错位置检测器。所述设备在仿真验证程序并且仿真参考程序的同时提取低级数据。低级数据被映射到验证程序和参考程序的映射表，并且通过比较验证程序和参考程序的映射表，确定在混合模式程序中是否存在差错，并且如果差错存在，则确定差错在哪里。
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公开(公告)号：CN1728110A
公开(公告)日：2006-02-01
申请号：CN200510087563.X
申请日：2005-07-27
Applicant: 三星电子株式会社 , 财团法人索尔大学校产学协力财团
IPC: G06F12/02
CPC classification number: G06F8/4434
Abstract: 一种利用一条指令传送存储器中存储的多个数据的方法。在包括分别向其指定了地址的至少两个区域的存储器中，数据被依次分配到各地址，而所分配的数据利用一条指令进行传送。产生利用一条指令传送数据的至少一块，并指示在该至少一块中包括该数据。该块中的数据被彼此链接，并对于该至少一块而计算链接两个数据的路径的数目。考虑到链接路径的数目而利用最短路径链接数据，并且利用最短路径按地址分配数据。
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公开(公告)号：CN110199269A
公开(公告)日：2019-09-03
申请号：CN201880008043.0
申请日：2018-01-23
Applicant: 三星电子株式会社
IPC: G06F13/38 , G06F12/1081
Abstract: 一种电子装置可包括：第一存储器，用于以指定速率存储第一数据；第一处理器，被连接到第一存储器，并且被配置为将第一数据划分成多个第二数据，其中，每个第二数据的大小小于第一数据的大小；第二存储器，用于以比指定速率快的速率存储所述多个第二数据中的至少一些第二数据；第二处理器，被连接到第二存储器，并且被配置为处理所述多个第二数据中的至少一些第二数据；以及DMA控制模块，被连接到第二处理器，用于在第一存储器与第二存储器之间发送/接收数据，其中，DMA控制模块被配置为：至少基于从第一处理器发送到第二处理器的针对所述多个第二数据的处理命令，从第一存储器接收从第一数据划分出的小的大小的所述多个第二数据中的至少一些第二数据；将所述多个第二数据中的至少一些第二数据发送到第二处理器；并且将由第二处理器通过使用所述多个第二数据中的至少一些第二数据处理的第三数据发送到第一存储器。
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