公开(公告)号：CN118694343A

公开(公告)日：2024-09-24

申请号：CN202311588283.1

申请日：2023-11-24

Applicant: 三星电子株式会社

Inventor： 金纹庆 ,  严暎植 ,  元意渊 ,  曹阿拉 ,  咸东贤

IPC: H03K3/027 ,  G01R31/3185 ,  G01R31/3187

Abstract: 一种集成电路包括多个组合逻辑电路；扫描链式电路，所述扫描链式电路包括多个时序逻辑电路，所述多个时序逻辑电路被配置为与第一时钟信号同步地存储所述多个组合逻辑电路的输出值并且与第二时钟信号同步地顺序地提供在第一时间点处存储的第一输出值；以及控制电路，所述控制电路被配置为接收所述第一输出值作为输入值，并且将所述输入值顺序地提供给所述扫描链式电路。所述多个时序逻辑电路被配置为在经过所述第二时钟信号的第一周期时发生的第二时间点处存储第一输入值。所述第一输入值与所述第一输出值相同。

公开(公告)号：CN119541582A

公开(公告)日：2025-02-28

申请号：CN202410950896.3

申请日：2024-07-16

Applicant: 三星电子株式会社

Inventor： 金纹庆 ,  严暎植 ,  咸东贤

IPC: G11C11/419 ,  G06F12/0877 ,  G11C5/14

Abstract: 本公开涉及存储器装置和存储器装置的操作方法。示例存储器装置包括第一存储体、第二存储体和高速缓存控制器。高速缓存控制器被配置为：基于电力控制信号设置哈希函数，并且基于哈希函数、在电力控制信号被输入之后由主装置提供的第一事务，映射第一地址和第二存储体，电力控制信号包括停止将电力供应给第一存储体的指令。

公开(公告)号：CN119541578A

公开(公告)日：2025-02-28

申请号：CN202411027762.0

申请日：2024-07-30

Applicant: 三星电子株式会社

Inventor： 金纹庆 ,  严暎植 ,  咸东贤

IPC: G11C11/413

Abstract: 本公开涉及电子装置、存储装置和存储装置操作方法。示例存储装置包括第一存储体、第二存储体、高速缓存控制器和路径选择器。第一存储体包括第一路径组，第一路径组被配置为接收电力并且存储对应于第一地址的第一高速缓存行。第二存储体包括第二路径组，第二路径组被配置为接收电力并且存储对应于第二地址的第二高速缓存行。高速缓存控制器被配置为基于指示停止向第一存储体供应电力的电力控制信号和第一地址来输出指示第二存储体的第二目标。路径选择器被配置为基于第一地址、电力控制信号和第二目标，将第一地址发送到第二存储体。