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公开(公告)号：CN115000182B
公开(公告)日：2025-04-08
申请号：CN202210653127.8
申请日：2022-06-09
Applicant: 上海朕芯微电子科技有限公司
Abstract: 本发明公开的一种低电容TVS结构，包括低电容二极管D1和低击穿电压TVS二极管D2，其低电容的二极管D1成型于一晶圆；低电容二极管D1中的P+区域成型在晶圆的正面；低击穿电压TVS二极管D2中的N型掺杂多晶硅柱设置在晶圆中；通过晶圆背面研磨和干法刻蚀的方法使N型掺杂多晶硅柱穿透出晶圆的背面；在晶圆的背面蒸发或溅射重掺杂P+型Ge层或者P+型Si层；低击穿电压TVS二极管D2中的多晶硅柱延伸至所述蒸发或溅射制备的重掺杂P+型Ge层或者P+型Si层中；晶圆是高阻N型单晶片。本发明还公开了该低电容TVS结构的制作方法。本发明用高阻单晶片来代替高阻外延片，完全消除高难度的外延问题。
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公开(公告)号：CN113948397B
公开(公告)日：2024-01-05
申请号：CN202111201415.1
申请日：2021-10-15
Applicant: 上海朕芯微电子科技有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/423
Abstract: 本发明首要解决的技术问题是提出一种新的自对准结构的功率Trench MOSFET，其Trench槽和接触孔(接触沟槽)由一张掩模版确定，能极大地缩小Trench Pitch的间距(即相邻Trench槽之间的间距)。
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公开(公告)号：CN116031161A
公开(公告)日：2023-04-28
申请号：CN202310035100.7
申请日：2023-01-10
Applicant: 上海朕芯微电子科技有限公司
IPC: H01L21/336 , H01L21/56 , H01L21/48 , H01L23/498 , H01L29/78 , H01L23/31
Abstract: 本发明公开的一种双面厚铜结构的功率MOSFET器件制备方法，包括：步骤1：制备晶圆；步骤2：在金属电极的压焊点处制备正面厚铜；步骤3：对晶圆进行划片形成划片道；步骤4：在晶圆正面制备环氧树脂层，以完全覆盖晶圆正面的正面厚铜并且完全填充划片道；步骤5：研磨晶圆正面的环氧树脂层，使得正面厚铜的正面露出；步骤6：研磨晶圆的背面，露出划片道里的环氧树脂；步骤7：在晶圆背面制备背面厚铜；步骤8：将晶圆背面对应于划片道上的背面厚铜去除，露出划片道的环氧树脂；步骤9：从晶圆背面进行划片，将管芯分离；本发明还公开采用上述方法制备的功率MOSFET器件。
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公开(公告)号：CN115000182A
公开(公告)日：2022-09-02
申请号：CN202210653127.8
申请日：2022-06-09
Applicant: 上海朕芯微电子科技有限公司
IPC: H01L29/861 , H01L29/41 , H01L23/48 , H01L21/329
Abstract: 本发明公开的一种低电容TVS结构，包括低电容二极管D1和低击穿电压TVS二极管D2，其低电容的二极管D1成型于一晶圆；低电容二极管D1中的P+区域成型在晶圆的正面；低击穿电压TVS二极管D2中的N型掺杂多晶硅柱设置在晶圆中；通过晶圆背面研磨和干法刻蚀的方法使N型掺杂多晶硅柱穿透出晶圆的背面；在晶圆的背面蒸发或溅射重掺杂P+型Ge层或者P+型Si层；低击穿电压TVS二极管D2中的多晶硅柱延伸至所述蒸发或溅射制备的重掺杂P+型Ge层或者P+型Si层中；晶圆是高阻N型单晶片。本发明还公开了该低电容TVS结构的制作方法。本发明用高阻单晶片来代替高阻外延片，完全消除高难度的外延问题。
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公开(公告)号：CN114999917A
公开(公告)日：2022-09-02
申请号：CN202210483008.2
申请日：2022-05-05
Applicant: 上海朕芯微电子科技有限公司
IPC: H01L21/336 , H01L29/423 , H01L29/78
Abstract: 本发明公开的低Cgd电容功率MOSFET的制备方法，其在对Si3N4侧墙之间沟槽的底部进行第二次氧化，形成第二氧化层；所述第二氧化层的厚度大于所述第三氧化层(栅氧化层)的厚度。本发明的沟槽底部的中间部分是第二氧化层(厚氧化层)，使得栅漏电容Cgd较小，也即Qgd较小。
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Patent Agency Ranking
公开(公告)号：CN114999916A
公开(公告)日：2022-09-02
申请号：CN202210482999.2
申请日：2022-05-05
Applicant: 上海朕芯微电子科技有限公司
IPC: H01L21/336 , H01L29/423 , H01L29/78
Abstract: 本发明公开的屏蔽栅MOSFET(SGT)的制作方法，其经过多次氧化、多次蚀、多次淀积，尤其是第一次沟槽的宽度要比第二次沟槽的宽度要宽；Spacer材料是Si3N4；两层多晶硅之间的氧化层，采用热氧化。本发明具有以下优点：1)第二次氧化时，在Spacer侧壁上几乎不会生长SiO2，所以第一次多晶硅刻蚀之后可以非常容易去除侧壁上的氧化层；2)第一次多晶硅刻蚀之后，采用热氧化的方法，可以非常方便生长厚的隔离氧化层(第三氧化层)，这样就很好地避免了之前两层多晶硅之间隔离氧化层太薄的问题。
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公开(公告)号：CN110491967A
公开(公告)日：2019-11-22
申请号：CN201910823544.0
申请日：2019-09-02
Applicant: 电子科技大学 , 重庆中科渝芯电子有限公司 , 广东成利泰科技有限公司 , 四川芯合利诚科技有限公司 , 四川遂宁市利普芯微电子有限公司 , 四川晶辉半导体有限公司 , 成都智芯微科技有限公司 , 广东气派科技有限公司 , 上海朕芯微电子科技有限公司 , 四川蓝彩电子科技有限公司
IPC: H01L31/173 , H01L31/18
Abstract: 本发明公开了一种反偏型硅发光SOI光电隔离器，包括作为衬底硅的第一衬底、作为SiO2中间层的第一介质层和顶层硅，第一衬底与顶层硅通过智能剥离技术键合；反偏型硅发光SOI光电隔离器包括制作在第一衬底中的硅光探测器、第一介质层以及制作在顶层硅中的硅光源。本发明还公开了上述光电隔离器的制作方法，并进一步公开了上述反偏型硅发光SOI光电隔离器的集成电路及其制作方法。本发明提供了硅光源与硅光探测器轴向排布，面积小、制造成本低，具有较高的光传输效率和集成度；本发明的光电隔离器可以与电路集成在同一个衬底上，硅光源与硅光探测器轴向堆叠，进一步降低了制造成本，具有较高的集成度，适用于光电隔离器的集成技术领域。
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公开(公告)号：CN110098160A
公开(公告)日：2019-08-06
申请号：CN201910139492.5
申请日：2019-02-26
Applicant: 上海朕芯微电子科技有限公司
Abstract: 本发明公开一种晶圆级封装芯片及其制备方法，通过在晶圆正面及背面做塑封，使晶圆级封装芯片管芯的正面、半侧壁及背面都由树脂包封，降低了芯片工作的潜在可靠性风险。在对晶圆背面做塑封前，在晶圆背面制备一层金属化层，使得这种封装形式更适合于功率器件。此外，采用本发明方法制备的晶圆级封装芯片还具有体积小、重量轻、厚度薄的特点。
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公开(公告)号：CN107658341A
公开(公告)日：2018-02-02
申请号：CN201710891945.0
申请日：2017-09-27
Applicant: 上海朕芯微电子科技有限公司
Inventor： 黄平
IPC: H01L29/78 , H01L21/336
Abstract: 本发明公开的沟槽型功率MOSFET，包括由下至上依次设置的N+衬底、N-外延层、P-body注入层以及P+注入层，在P-body注入层上刻蚀出若干间隔分布且穿过所述P+注入层的浅槽，每一浅槽的底部设置有一N+源极层，在N-外延层上位于每一浅槽的中间位置刻蚀出一由上至下依次穿过N+源极层、P-body注入层的栅极沟槽，每一栅极沟槽的底面以及四周侧面上设置有一层栅氧层，每一栅极沟槽内填充有原位掺杂多晶硅，在原位掺杂多晶硅的顶面上附着一层二氧化硅层；在P+注入层上淀积一层金属层，金属层将每一浅槽填充并将N+源极层和P+注入层连接起来。还公开了其制备方法。本发明有效地降低了器件的间距宽度，降低了器件的导通电阻。
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