公开(公告)号：CN103092786A

公开(公告)日：2013-05-08

申请号：CN201310058159.4

申请日：2013-02-25

Applicant: 浪潮(北京)电子信息产业有限公司

Inventor： 王恩东 ,  文中领 ,  吴庆民 ,  施培任

IPC: G06F13/16

Abstract: 本发明公开了一种双控双活存储控制系统及方法，本系统包括两个存储控制器还包括与两个存储控制器均相连的磁盘柜，两个存储控制器中均包含存储资源管理模块和缓存模块。存储控制器接收应用服务器的请求，以磁盘阵列条带为单位将缓存模块中的相应缓存数据刷写至磁盘柜或者以条带为单位将所述磁盘柜的数据读取至所述缓存模块，刷写或读取完毕后释放所占用的磁盘柜资源。本发明通过细化存储资源管理粒度，从宏观上实现了两个控制器同时读写，充分利用了控制器的传输总线及计算资源，提高了存储性能。本发明还通过采用新的存储资源管理方式，提高了双控制器的总线资源、计算资源的利用率，提高存储的性能和容量，降低存储系统故障的切换时间。

公开(公告)号：CN102750972A

公开(公告)日：2012-10-24

申请号：CN201210223776.0

申请日：2012-06-29

Applicant: 浪潮(北京)电子信息产业有限公司

Inventor： 李仁刚 ,  胡雷钧 ,  王恩东

IPC: G11C7/06 ,  G11C7/10

Abstract: 本发明公开了一种数据存储器及其读取控制方法，通过减少存储器的功耗，有效减少系统芯片的整体功耗。通过在数据存储器芯片内部存储阵列输入输出电路中设计截断控制管，使存储单元数据读取的两根位线与灵敏放大器之间实现可控隔离，当截断管开启时数据可以从存储单元读出，当位线电平增大到可以有效保证数据读取的正确性时截断管关闭，从而降低了长位线电平翻转带来的动态功耗，并可有效保证数据读取的可靠性。

公开(公告)号：CN102142050A

公开(公告)日：2011-08-03

申请号：CN201110048490.9

申请日：2011-03-01

Applicant: 浪潮(北京)电子信息产业有限公司

Inventor： 王恩东 ,  胡雷钧 ,  李仁刚

IPC: G06F17/50

Abstract: 本发明提供了一种高端容错计算机单结点原型验证系统及验证方法，该系统包括：计算板，为一4路紧耦合计算板；芯片验证板，包括2个结点控制器芯片组，其中：每一结点控制器芯片组包括2个现场可编程门阵列(FPGA)芯片，共同承载1个结点控制器的逻辑；互联板，包括2个FPGA芯片，其中：每个FPGA芯片提供一个高速互联端口，用于实现所述计算板中的2路与1个所述结点控制器芯片组之间的协议互联。该系统能够实现多路CPU的系统集成，有效实现了全局存储器共享，均衡系统传输带宽和延迟，增加了调试接口和验证手段，有效解决了多路CPU系统中超大规模集成电路设计验证复杂度的问题，具有很高的技术价值。

公开(公告)号：CN102122259A

公开(公告)日：2011-07-13

申请号：CN201110051252.3

申请日：2011-03-03

Applicant: 浪潮(北京)电子信息产业有限公司

Inventor： 王恩东 ,  胡雷钧 ,  李仁刚

IPC: G06F11/22

CPC classification number: G06F17/5081 ,  G06F11/16 ,  G06F17/5027

Abstract: 本发明提供了一种高端容错计算机原型验证系统及验证方法，该系统包括多个单结点原型验证系统和一个互连路由器芯片组，所述多个单结点原型验证系统之间经所述互连路由器芯片组互联，其中，所述单结点原型验证系统包括：计算板，为一4路紧耦合计算板；芯片验证板，包括2个结点控制器芯片组，其中：每一结点控制器芯片组包括2个现场可编程门阵列芯片，共同承载1个结点控制器的逻辑；互联板，包括2个FPGA芯片，其中：每个FPGA芯片提供一个高速互联端口，用于实现所述计算板中的2路与1个所述结点控制器芯片组之间的协议互联。该系统在保证系统性能及可靠性的基础上，提高了系统互连芯片组协议验证覆盖率，降低了项目验证开销。

公开(公告)号：CN101901174A

公开(公告)日：2010-12-01

申请号：CN201010239426.4

申请日：2010-07-28

Applicant: 西安交通大学 ,  浪潮(北京)电子信息产业有限公司

Inventor： 张兴军 ,  董小社 ,  雷济凯 ,  郑豪 ,  刘鹏飞 ,  王恩东 ,  胡雷钧 ,  张东 ,  伍卫国

IPC: G06F11/14

Abstract: 本发明公开了基于代码段多副本对比机制提高程序可靠性方法，通过启动内核线程作为初始化线程，初始化线程获取进程内存信息，在物理内存中保存进程代码段的两份副本，并把进程代码段划分为固定大小的内存区域，按照划分结果，启动相应数目的内核线程作为一致性维护线程实时维护进程代码段区域和其副本之间的一致性，发现由于各种软硬件故障造成的程序代码段错误，并且及时恢复。本发明实现简单、对被保护进程透明、并且能够有效的检测程序代码段错误，防止由于代码段错误造成的程序崩溃甚至系统失效，提高了程序运行的可靠性。

公开(公告)号：CN101079896B

公开(公告)日：2010-05-19

申请号：CN200710018108.3

申请日：2007-06-22

Applicant: 西安交通大学 ,  浪潮(北京)电子信息产业有限公司

Inventor： 伍卫国 ,  张虎 ,  董小社 ,  钱德沛 ,  王恩东 ,  胡雷钧 ,  戴罗庚

IPC: H04L29/08 ,  G06F17/30

Abstract: 本发明公开一种并行存储系统的多可用性机制共存架构，该架构包括状态检测和控制框架、数据服务框架、元数据服务框架、数据同步框架、客户端框架、系统管理框架、高可用机制模块7个部分，支持在线的模块加载和卸载。高可用机制模块以插件形式实现所有框架调用所需的接口函数，框架根据逻辑数据使用的高可用机制类型，调用对应的可用性模块中实现的接口，完成特定的功能。在这种架构的支持下，用户可以根据逻辑数据的可用性要求、读写特性、以及用户对数据的服务质量要求，在系统所提供高可用机制中选择最适合的机制以保证逻辑数据的可靠性和数据服务的可用性，以此可避免因为使用单一的高可用机制而造成的不必要的性能损失和磁盘冗余。

公开(公告)号：CN1859417A

公开(公告)日：2006-11-08

申请号：CN200610042761.9

申请日：2006-04-30

Applicant: 西安交通大学 ,  浪潮(北京)电子信息产业有限公司

Inventor： 伍卫国 ,  张辉 ,  董小社 ,  钱德沛 ,  王恩东 ,  胡雷钧 ,  王守昊

IPC: H04L29/06 ,  H04L25/02 ,  H04L12/56

Abstract: 本发明公开了一种多台网络设备链路聚集的实现方法。该方法通过将标准链路聚集中的局部端口标志扩展为多台网络设备之间的全局端口标志，选取多台网络设备上的若干个网络端口，在每台网络设备上启动具有全局端口标志的链路聚集设施，为多台设备中每台设备的虚拟网络端口配置相同的IP和MAC地址、相同的系统优先级和不同的设备标志号，为所选取的网络端口设置相同的键值，将所选取的网络端口作为虚拟网络端口的从设备等步骤，将多台网络设备的网络端口聚集在一起。本发明也可由ASIC实现，作为交换机、多功能网络板卡的功能模块。本发明基于IEEE802.3ad标准所规定的链路聚集，是标准链路聚集的一个重要扩展。