公开(公告)号：CN109075199B

公开(公告)日：2021-08-31

申请号：CN201780020128.6

申请日：2017-10-16

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/78 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L29/12 ,  H01L29/739 ,  H01L29/861 ,  H01L29/868

Abstract: 如果将具有为发射极电位的导电部的虚设沟槽部相对于栅极沟槽部的比率提高，则集电极‑栅极间电容(以下称为CCG)减小，集电极‑发射极间电容(以下称为CCE)增加。由此，容易产生振荡现象。本发明提供一种半导体装置，包括：第一导电型的半导体基板；第二导电型的基区，其设置于半导体基板内的表面侧；栅极沟槽部，其以从半导体基板的表面起贯穿基区的方式设置在半导体基板内，且具有栅极导电部；以及虚设沟槽部，其以从半导体基板的表面起贯穿基区的方式设置在半导体基板内，且包括上部虚设导电部和下部栅极导电部，所述上部虚设导电部具有发射极电位，所述下部栅极导电部位于上部虚设导电部之下且具有栅极电位，虚设沟槽部的下部栅极导电部与栅极沟槽部的栅极导电部连接。

公开(公告)号：CN108780809B

公开(公告)日：2021-08-31

申请号：CN201780013782.4

申请日：2017-09-14

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/739 ,  H01L21/265 ,  H01L21/266 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 本发明提供具有晶体管部和二极管部的RC‑IGBT。所述RC‑IGBT具有晶体管部；二极管部；还具备：半导体基板；第一导电型的漂移区，其设置于半导体基板的上表面侧；第二导电型的基区，其设置于漂移区的上方；第一导电型的源区，其设置于基区的上方；以及2个以上的沟槽部，其以从源区的上端侧贯穿源区和基区的方式设置，二极管部具备：源区；接触沟槽，其在2个以上的沟槽部中的相邻的2个沟槽部之间设置于半导体基板的上表面侧；以及第二导电型的接触层，其设置于接触沟槽的下方，且掺杂浓度比基区的掺杂浓度高。

公开(公告)号：CN107636835B

公开(公告)日：2021-03-19

申请号：CN201680032029.5

申请日：2016-12-06

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/739 ,  H01L21/336 ,  H01L27/04 ,  H01L29/78

Abstract: 能够兼顾沟道形成区的确保和闩锁抑制。提供一种半导体装置。所述半导体装置具备：半导体基板；多个沟槽部，设置于半导体基板的正面侧，分别具有沿着延伸方向延伸的部分；以及第一导电型的发射区和第二导电型的接触区，设置于相邻的2个沟槽部之间，在延伸方向上交替地在半导体基板的正面露出，在半导体基板的正面，发射区在2个沟槽部之间的中央位置处的长度比发射区的与沟槽部接触的部分的长度短，在半导体基板的正面，发射区的边界的至少一部分为曲线形状。

公开(公告)号：CN107210322B

公开(公告)日：2020-11-06

申请号：CN201680004863.3

申请日：2016-06-13

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/739 ,  H01L27/04 ,  H01L29/78

Abstract: 提高沟槽的内壁的绝缘膜的可靠性。提供一种半导体基板，该半导体装置具备：半导体基板、形成在半导体基板的正面的虚设沟槽部、以及形成在半导体基板的正面的上方的、含有金属的第1正面侧电极，虚设沟槽部具有：形成在半导体基板的正面的虚设沟槽、形成在虚设沟槽的内壁的绝缘膜、在虚设沟槽的内部与绝缘膜相比形成在内侧的虚设导电部、以及具有使虚设导电部的至少一部分露出的开口且在半导体基板的正面覆盖绝缘膜的保护部，第1正面侧电极具有形成在保护部的开口内的部分，并与虚设导电部接触。

公开(公告)号：CN105577153B

公开(公告)日：2020-05-26

申请号：CN201510660762.9

申请日：2015-10-14

Applicant: 富士电机株式会社

Inventor： 内藤达也 ,  大月正人

IPC: H03K17/12 ,  H03K17/567

Abstract: 提供半导体装置，其保护具有同一芯片上形成且并联的IGBT与MOSFET的功率半导体元件，使其免于随检出过电流时断开控制的异常高压损害。是将IGBT(11)与SJMOSFET(12)并联时使其栅极端子独立而分别控制IGBT(11)和SJMOSFET(12)。在此接通控制IGBT(11)和SJMOSFET(12)时外部电路发生短路等而被施加高电压且大电流流过时，运算放大器(24)以检出IGBT(11)的过电流而控制栅极信号以限制IGBT(11)中流动的电流。然后运算放大器(24)根据被恒定电流源(25)的放电降低的电容器(26)的基准电压，限制IGBT(11)流动的电流，软关断IGBT(11)。

公开(公告)号：CN110574146A

公开(公告)日：2019-12-13

申请号：CN201880028773.7

申请日：2018-11-15

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/06 ,  H01L29/12 ,  H01L29/739 ,  H01L29/78

Abstract: 提供一种半导体装置，其具备半导体基板、设置于半导体基板的有源部、以及在半导体基板的上表面设置于有源部与半导体基板的外周端之间的边缘终端结构部，有源部具有晶体管部、以及在半导体基板的上表面与晶体管部交替地配置在预定的第一方向上的二极管部，半导体装置还具备端部寿命控制部，端部寿命控制部在边缘终端结构部设置于半导体基板的内部，并在第一方向上连续地设置于与至少两个以上的二极管部对置的范围内。

公开(公告)号：CN110546767A

公开(公告)日：2019-12-06

申请号：CN201880026725.4

申请日：2018-11-15

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/861 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/06 ,  H01L29/12 ,  H01L29/739 ,  H01L29/78 ,  H01L29/868

Abstract: 本发明提供半导体装置，其具备：半导体基板，其具有第一导电型的漂移区；晶体管部，其设置于半导体基板；相邻元件部，其设置于半导体基板，并且沿预先设定的排列方向与晶体管部排列，晶体管部和相邻元件部这两者都具有：第二导电型的基区，其在半导体基板的内部设置于漂移区的上方；多个沟槽部，其从半导体基板的上表面贯穿基区并在半导体基板的上表面沿与排列方向垂直的延伸方向延伸且在内部设置有导电部；第一下表面侧寿命控制区域，其在半导体基板的下表面侧从晶体管部连续地设置到相邻元件部，并包含寿命控制剂，在俯视半导体基板时，第一下表面侧寿命控制区域在排列方向上设置于整个晶体管部和相邻元件部的一部分。

公开(公告)号：CN105321999B

公开(公告)日：2019-10-22

申请号：CN201510270742.0

申请日：2015-05-25

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/06

Abstract: 本发明提供一种半导体装置以及半导体装置的制造方法，能实现精细化，并防止阈值电压和导通电压的上升，并且能防止破坏耐量的降低。n+型发射极区域(6)和p++型接触区域(7)在沟槽呈条状延伸的第一方向上交替重复配置于夹在槽栅之间的台面部上。p+型区域(8)覆盖n+型发射极区域(6)与p++型接触区域(7)的接合界面的下侧端部。在形成该槽栅结构时，利用第一离子注入在台面部沿第一方向以规定间隔选择性地形成n+型发射极区域(6)。接着，利用第二离子注入在台面部的整个面上形成比n+型发射极区域(6)要浅的p+型区域(8)。接着，利用第三离子注入在p+型区域(8)的内部选择性地形成p++型接触区域(7)。之后，使n+型发射极区域(6)与p++型接触区域(7)扩散并接触。

公开(公告)号：CN109273520A

公开(公告)日：2019-01-25

申请号：CN201810650900.9

申请日：2018-06-22

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/06 ,  H01L29/10 ,  H01L29/36 ,  H01L29/423 ,  H01L21/336 ,  H01L29/739

Abstract: 本发明提供一种半导体装置，具备：形成于半导体基板的漂移区；以沿着预先设定的延伸方向延伸的方式设置在半导体基板的上表面的栅极沟槽部；分别与栅极沟槽部的一个侧壁及另一个侧壁邻接的第一台面部及第二台面部；以与栅极沟槽部邻接的方式设置在漂移区的上方，并且掺杂浓度比漂移区的掺杂浓度高的蓄积区；以与栅极沟槽部邻接的方式设置在蓄积区的上方的基极区；在第一台面部中设置于半导体基板的上表面，与栅极沟槽部的一个侧壁邻接，并且掺杂浓度比漂移区的掺杂浓度高的发射极区；在第二台面部设置有第二导电型的浮置区域，所述第二导电型的浮置区域与栅极沟槽部分离，在基极区的下方电浮置。

公开(公告)号：CN109256417A

公开(公告)日：2019-01-22

申请号：CN201810648520.1

申请日：2018-06-22

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/36 ,  H01L29/423 ,  H01L21/336 ,  H01L29/739

Abstract: 本发明提供一种半导体装置，具备：形成在半导体基板的漂移区、在半导体基板的上表面延伸而设置的栅极沟槽部、分别与栅极沟槽部的一侧和另一侧邻接的第一台面部和第二台面部、在第一台面部中设置在漂移区的上方的积累区、在第一台面部中设置在积累区的上方的基区、在第一台面部中设置在基区与半导体基板的上表面之间的发射极区、在第二台面部中设置在漂移区的上方的中间区、以及在第二台面部的上表面设置在中间区的上方的接触区，栅极沟槽部具有栅极导电部，栅极导电部的底部在与第一台面部相对的一侧和与第二台面部相对的一侧分别具有第一台阶和第二台阶，中间区的至少一部分设置在台阶与栅极沟槽部的底部之间。