公开(公告)号：CN113690311B

公开(公告)日：2023-04-25

申请号：CN202111000737.X

申请日：2021-08-30

Applicant: 电子科技大学

Inventor： 罗小蓉 ,  廖德尊 ,  张成 ,  邓思宇 ,  魏杰 ,  贾艳江 ,  孙涛 ,  郗路凡

IPC: H01L29/778 ,  H01L29/872

Abstract: 本发明属于功率半导体技术领域，涉及一种集成续流二极管的GaN HMET器件。本发明主要特征在于：器件正向导通时，肖特基二极管处于关断状态，一方面利用肖特基金属与半导体之间的功函数差，耗尽阳极区域的二维电子气，另一方面利用阳极区域部分保留的介质层，降低肖特基二极管关断时的泄漏电流；器件反向续流时，肖特基阳极侧壁与二维电子气(2DEG)直接接触，有利于降低反向传导损耗；绝缘栅极结构允许器件在具有较厚势垒层的情况下，实现增强型HEMT，有利于降低正向导通电阻以及增强器件的栅控能力；集成的肖特基二极管与GaN HEMT在漏极一侧共享漂移区，相较于并联二极管实现续流，有利于减小器件面积和寄生参数以及降低正向传导与反向传导时的导通电阻。

公开(公告)号：CN113611742B

公开(公告)日：2023-04-25

申请号：CN202110907784.6

申请日：2021-08-09

Applicant: 电子科技大学

Inventor： 罗小蓉 ,  贾艳江 ,  张成 ,  邓思宇 ,  孙涛 ,  杨可萌 ,  魏杰 ,  廖德尊 ,  郗路凡 ,  赵智家

IPC: H01L29/778 ,  H01L29/06

Abstract: 本发明属于功率半导体技术领域，涉及一种集成肖特基管的GaN功率器件。在正向导通时，集成肖特基管处于关断状态；在反向续流时，集成肖特基管导通，具有低的导通压降及快的反向恢复特性，同时减少了器件面积；P型GaN栅极耗尽栅下二维电子气，结合具有孔隙的P型高掺杂GaN阻挡层，实现增强型垂直器件；P型高掺杂GaN阻挡层调制电场分布，实现高耐压；三栅结构可以提供更强的栅控能力，提高器件开关速度。

公开(公告)号：CN113990923B

公开(公告)日：2023-04-04

申请号：CN202111219760.8

申请日：2021-10-20

Applicant: 电子科技大学

Inventor： 罗小蓉 ,  姜钦峰 ,  黄俊岳 ,  杨可萌 ,  马臻 ,  魏杰

IPC: H01L29/06 ,  H01L29/78 ,  H01L27/07

Abstract: 本发明属于功率半导体技术领域，具体涉及一种集成沟道二极管的碳化硅双槽MOSFET。本发明的主要特征在于：第一：集成了沟道二极管，当器件处于续流工作模式时，沟道二极管导通实现续流功能，通过降低反向导通压降来有效抑制体二极管的导通，同时消除双极退化带来的影响；第二：通过源沟槽下方的P型区域调制电场，降低栅沟槽底部二氧化硅拐角处的电场尖峰，提高器件在阻断工作模式下的击穿电压和可靠性。

公开(公告)号：CN115547831A

公开(公告)日：2022-12-30

申请号：CN202211407488.0

申请日：2022-11-10

Applicant: 电子科技大学

Inventor： 罗小蓉 ,  谢欣桐 ,  赵智家 ,  薛刚 ,  孙涛 ,  魏杰 ,  邓思宇 ,  贾艳江

IPC: H01L21/335 ,  H01L29/778

Abstract: 本发明属于功率半导体技术领域，涉及一种采用选择性外延工艺的GaN P‑FET器件的制造方法。该制造方法中，先在GaN帽层上淀积介质并通过刻蚀形成硬掩膜，定义栅的位置，再通过金属有机化学气相淀积(MOCVD)依次生长P‑GaN层与SiNx钝化层，接着在两端形成欧姆接触的源极和漏极，之后去除硬掩膜，在此处制作凹槽型的栅极，最终实现了增强型GaN P‑FET。相较于利用部分或全部刻蚀栅极下方的P‑GaN层来实现增强型P‑FET的凹槽栅技术，本发明降低了因刻蚀P‑GaN层引入的晶格损伤，提升了栅极界面的质量并防止沟道空穴迁移率降低，且无需控制凹槽刻蚀的精度。

公开(公告)号：CN115101583A

公开(公告)日：2022-09-23

申请号：CN202210894628.5

申请日：2022-07-27

Applicant: 电子科技大学

Inventor： 罗小蓉 ,  彭小松 ,  邓鸿儒 ,  魏雨夕 ,  魏杰 ,  蒋卓林 ,  杨可萌

IPC: H01L29/06 ,  H01L29/872

Abstract: 本发明属于功率半导体技术领域，涉及一种具有斜面复合终端的氧化镓结势垒肖特基二极管(JBSD)。针对边缘电场集中的问题，本发明提出了一种兼具肖特基结、异质PN结以及斜面复合终端结构的JBSD，其斜面复合终端结构主要包含斜面处的P型氧化物半导体区、介质层和阳极金属层。正向导通时，肖特基结先于PN结开启，器件具有较小的开启电压。反向耐压时，一方面，斜面终端使耗尽层沿斜面扩展，缓解耗尽区边界的曲率效应；另一方面，P型氧化物半导体区和阳极金属层可以吸引电力线，降低肖特基接触边缘的电场尖峰，从而提高器件耐压。本发明的有益效果为实现低开启电压和高击穿电压。

公开(公告)号：CN114975598A

公开(公告)日：2022-08-30

申请号：CN202210567503.1

申请日：2022-05-24

Applicant: 电子科技大学

Inventor： 罗小蓉 ,  魏雨夕 ,  孙涛 ,  邓思宇 ,  魏杰 ,  杨可萌 ,  鲁娟 ,  彭小松 ,  蒋卓林

IPC: H01L29/06 ,  H01L29/78 ,  H01L29/861 ,  H01L27/07

Abstract: 本发明属于功率半导体技术领域，涉及一种具有集成续流二极管的氧化镓纵向场效应晶体管。在栅/源电压为零时，栅/源电极金属与氧化镓半导体之间功函数差耗尽导电沟道；随着栅/源电压增加，耗尽区逐渐变窄直至在沟道侧壁形成高浓度电子积累层。因此，在正向导通时，本发明能减小导通电阻且增强正向电流能力；正向阻断时，有效降低场效应晶体管的泄漏电流且提高器件的击穿电压，提高阈值电压；正向阻断或正向导通时，集成二极管处于关断状态，不影响场效应晶体管的导通及耐压特性。在反向续流时，集成二极管导通，具有低的开启电压和低的导通压降。本发明的场效应晶体管和集成二极管工艺兼容，实现单片工艺集成，有利于减少寄生电感和模块体积。

公开(公告)号：CN113066870B

公开(公告)日：2022-05-24

申请号：CN202110317471.5

申请日：2021-03-25

Applicant: 电子科技大学 ,  中国电子科技集团公司第十三研究所

Inventor： 罗小蓉 ,  魏雨夕 ,  鲁娟 ,  杨可萌 ,  魏杰 ,  蒋卓林 ,  王元刚 ,  吕元杰 ,  冯志红

IPC: H01L29/872 ,  H01L29/267 ,  H01L29/06

Abstract: 本发明属于功率半导体技术领域，涉及一种具有终端结构的氧化镓基结势垒肖特基二极管。本发明针对氧化镓材料P型掺杂困难且器件边缘电场集中的问题，提出一种兼具肖特基结、异质PN结以及含有变掺杂分布氟离子的钝化层终端的二极管。正向导通时，低势垒的肖特基结使器件具有低正向导通压降；反向阻断时，异质PN结屏蔽高电场，变掺杂分布的氟离子终端结构缓解电场集中效应，从而减小反向泄漏电流并增大击穿电压。本发明在钝化介质层中而不是氧化镓材料中注入氟离子，减少氧化镓材料晶格损伤对正向导通特性的影响。本发明的有益效果为，本发明的器件兼具正向压降小、泄漏电流小和反向击穿电压高的优点。

公开(公告)号：CN113257922B

公开(公告)日：2022-05-17

申请号：CN202110521158.3

申请日：2021-05-13

Applicant: 电子科技大学

Inventor： 罗小蓉 ,  鲁娟 ,  魏雨夕 ,  魏杰 ,  蒋卓林 ,  杨可萌

IPC: H01L29/78 ,  H01L29/24 ,  H01L29/10

Abstract: 本发明属于功率半导体技术领域，涉及一种多沟道增强型氧化镓结型场效应晶体管(Ga2O3JFET)。本发明的主要特征是引入能与N型氧化镓形成PN异质结的P型氧化物使Ga2O3增强型JFET得以实现，同时器件漂移区上部两侧沿纵向方向分段的P氧化物栅区及横向两侧P氧化物栅区之间的P氧化物区可使Ga2O3JFET相较常规JFET器件，正向导通时具有多沟道，反向耐压时电场分布调制，从而器件在实现增强型的同时，兼具低导通电阻、高耐压和高可靠性，进一步发挥氧化镓材料的优势。

公开(公告)号：CN112909082B

公开(公告)日：2022-04-26

申请号：CN202110175351.6

申请日：2021-02-09

Applicant: 电子科技大学

Inventor： 魏杰 ,  戴恺纬 ,  李杰 ,  马臻 ,  李聪聪 ,  罗小蓉

IPC: H01L29/40 ,  H01L29/423 ,  H01L29/78

Abstract: 本发明属于功率半导体技术领域，具体涉及一种高压低阻功率LDMOS。本发明主要特征在于：具有源端凸出的场板结构和漏极内侧集成二极管，有利缩短漂移区长度且不额外增加器件面积。正向导通时，集成二极管反向偏置，场板结构和N型漂移区构成等效MIS电容，在栅结构与场板结构下方的漂移区表面产生连续的电子积累层，形成积累型输运模式，大幅降低器件比导通电阻；反向阻断时，集成二极管正向偏置，场板结构承受表面耐压，辅助耗尽漂移区以提高漂移区掺杂浓度而降低比导通电阻，并调制横向电场分布以提高器件耐压。相对传统LDMOS，本发明实现高耐压的同时具有更低的比导通电阻。

公开(公告)号：CN113066862B

公开(公告)日：2022-04-22

申请号：CN202110317574.1

申请日：2021-03-25

Applicant: 电子科技大学

Inventor： 罗小蓉 ,  苏伟 ,  马臻 ,  张森 ,  杨可萌 ,  魏杰 ,  樊雕 ,  王晨霞

IPC: H01L29/739 ,  H01L29/06 ,  H01L27/12

Abstract: 本发明属于功率半导体技术领域，涉及一种集成MOS自适应控制SOI LIGBT。本发明的主要特征在于：在SOI LIGBT阴极侧集成3个MOS管，且通过氧化隔离槽互相隔离。MOS管通过电气连接可实现自适应控制SOI LIGBT。正向导通时，集成MOS自适应控制SOI LIGBT寄生二极管开启，增强电导调制效应，降低器件导通压降，增加器件饱和电流；关断过程中，集成MOS自适应辅助耗尽漂移区且提供额外的空穴抽取通道，有效降低关断损耗；短路状态下，集成MOS自适应控制SOI LIGBT寄生二极管截止，抑制闩锁效应，提高器件的抗短路能力。本发明的有益效果为，相对于传统SOI LIGBT结构，本发明具有更低的导通压降、更低的关断损耗、更高的饱和电流以及更长的短路耐受时间。