一种基于RS485总线通讯链路的故障监测方法

    公开(公告)号:CN103023715B

    公开(公告)日:2016-06-22

    申请号:CN201210483566.5

    申请日:2012-11-23

    Abstract: 本发明公开一种基于RS485总线通讯链路的故障监测方法,包括如下步骤:步骤1、通过RS485总线通讯链路的数据链路层上的主节点定时向各从节点发送带有各从节点信息的主节点链路诊断报文;步骤2、各从节点收到相应的主节点链路诊断报文后立即向主节点发送带有从节点信息的从节点链路诊断报文;步骤3、当主节点在设定时间内没有收到相应从节点的从节点链路诊断报文后,即判断该链路或此从节点存在故障并进行故障指示和故障上报。本发明利用与正常数据相区别的链路诊断报文定时在主节点和从节点之间进行发送,根据接收和反馈的时间来判断相应故障点,大大提高了故障的及时发现率。

    基于FPGA的集散控制系统中的主处理器及其控制方法

    公开(公告)号:CN105425662A

    公开(公告)日:2016-03-23

    申请号:CN201510751756.4

    申请日:2015-11-06

    CPC classification number: G05B19/0423 G05B2219/25232

    Abstract: 为了解决现有技术中基于FPGA的DCS中的主处理器可能因为内部逻辑算法多样性导致运算结果可能出错的技术问题,本发明提供一种能够实现算法变量同步的基于FPGA的集散控制系统中的主处理器及其控制方法。主处理器包括:输入接口模块、算法运算模块、输出接口模块,算法运算模块可以对所述输入接口模块的数据进行并行处理,并且输入接口模块和所述输出接口模块中的数据都设置有数据信号值和数据有效位;主处理器还设置有对主处理器运算周期进行分频处理的分频模块,算法运算模块基于分频模块的时钟信号,对输入接口模块的输入参数进行逻辑运算;因此,可以让主处理器在并行处理输入数据的同时,保证所有变量在整个主处理器运算周期内保持信号同步。

    一种基于FPGA技术的核电站DCS控制站架构

    公开(公告)号:CN105244065A

    公开(公告)日:2016-01-13

    申请号:CN201510587939.7

    申请日:2015-09-16

    CPC classification number: Y02E30/40

    Abstract: 本发明公开了一种基于FPGA技术的核电站DCS控制站架构,包括应用单元和平台单元;所述应用单元连接平台单元;所述应用单元包括算法组态模块及设备组态参数整定模块;所述算法组态模块为AFPGA;所述设备组态参数整定模块为EEPROM;所述平台单元包括主处理单元板卡MPU、网络通信板卡NCU及输入输出IO板卡;所述主处理单元板卡MPU包括维护接口和GFPGA;所述网络通信板卡NCU和输入输出IO板卡分别连接主处理单元板卡MPU。本发明既保留了传统DCS的优势,整个系统均由主处理单元统一配置、管理、调度,有较强的易用性,同时又融入了FPGA的技术优势,并行处理,处理速度快。

    一种基于MooN架构获取定期试验周期的计算方法

    公开(公告)号:CN103559412A

    公开(公告)日:2014-02-05

    申请号:CN201310573294.2

    申请日:2013-11-13

    Abstract: 本发明公开一种基于MooN架构获取定期试验周期的计算方法,将N个通道的正常状态与失效状态进行不同组合,以得到N个通道中N-M+1个通道失效的系统失效组合,其中,假设每个通道的失效率λ相同,针对安全系统的定期试验周期为T,定期试验带来的风险降低为Q,利用上述设定通过对通道的组合方式分析得到的结果,与T进行比较,当两者接近时即可得到待测系统的定期试验周期。本发明根据通用可靠性理论和核电中关于定期试验周期的计算方法,解决了在不同的试验策略下,不同的符合逻辑情况下的通用逻辑符合结构进行初始试验周期的确定方法,本发明思路方法明确,公式统一,能够适用于所有的逻辑结构。

    一种双口RAM互斥访问的实现方法

    公开(公告)号:CN101996147B

    公开(公告)日:2012-05-02

    申请号:CN200910249912.1

    申请日:2009-12-04

    Abstract: 本发明涉及一种双口RAM互斥访问的实现方法,所述一种双口RAM互斥访问的实现方法包括如下操作步骤:1)采用地址分区方式,将共享数据区划分成多个数据区,并制定相应软件协议;2)软件分区处理时,按照交换数据的类型将RAM的共享存储区从起始单元开始分成若干个大的数据区,数据区大小由实际的传输数据确定,每个大数据区又细分为一个数据接收区和一个数据发送区,且每个区都定义有相应的数据存取地址和控制标识;3)在本系统中,所有对外部系统的通信工作均由从机来完成,主机只需对双口RAM中相应的数据缓冲区写入要发送的数据或读取需要的数据即可。

    一种满足时标传递的开关量逻辑运算方法

    公开(公告)号:CN101727073B

    公开(公告)日:2011-07-20

    申请号:CN200810172530.9

    申请日:2008-10-27

    Abstract: 本发明公开了一种满足时标传递的开关量逻辑运算方法,其特征在于:所述的实现方法为:a、由实时数据库向计算任务发送变化的开关量数据;b、将输送进数据区中变化的开关量数据采用哈希表结构存储;c、在计算任务启动的同时读取解析源表达式,通过解析将文本格式逻辑方程转换为自定义格式存储的逻辑表达式;d、于计算任务中直接调用步骤b中存储的开关量数据和步骤c中按自定义格式存储的逻辑表达式,执行计算;e、将计算任务的结果写入实时数据库。本发明提高了计算效率,将250个逻辑方程包含700个左右的开关量在40ms内完成计算;解决了开关量采集周期为40ms的情况下,运算不丢数据,运算正确,计算效率高。

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