多视图象编解码方法及编解码器

    公开(公告)号:CN101170692A

    公开(公告)日:2008-04-30

    申请号:CN200610165870.X

    申请日:2006-12-14

    Abstract: 本发明涉及一种多视图象编解码方法及编解码器。在多视图象的编码过程中,为了提高编码效率,需要利用视间图象参考以利用不同视图象之间的相关性,但是这样往往也因为需要参考本时刻其他视图象而影响各个视编码的并行性和增加编解码的延时。本发明通过限制同一时刻参考图象的选择,使得在多视编码中实现低延时和并行处理,同时允许选择其他时刻的不同视之间的参考以兼顾编码效率。而且,本发明还提出了视组的概念,使得对于编解码并行性的设定更加灵活。

    视频编码器中一种快速的搜索块读取模块

    公开(公告)号:CN1997156A

    公开(公告)日:2007-07-11

    申请号:CN200610144273.9

    申请日:2006-12-01

    Applicant: 清华大学

    Inventor: 何芸 朱炳强

    Abstract: 本发明涉及视频编码器中一种快速的搜索块读取模块,属于信号处理中的视频编码领域。该模块包括:参考图像数据存储器,二维的搜索块寄存器阵列;参考图像数据存储器的输出端同时与二维的搜索块寄存器阵列的最上一行寄存器输入端口、最下一行寄存器输入端口相连。其中的二维的搜索块寄存器阵列由(m+1)×n个单元寄存器及三选一多路选择器组成,寄存器阵列中第一行和最后一行的单元寄存器构成该二维的搜索块寄存器阵列的上输入端口与下输入端口,均与参考图像数据存储器的输出端相连。本发明在运动搜索过程中,可高效地读取搜索块,减小整个搜索过程的时间代价,提高编码器编码速度,实现高分辨率下的实时编码。

    基于数据缓存的多流水线阶段信息共享方法

    公开(公告)号:CN1825960A

    公开(公告)日:2006-08-30

    申请号:CN200610066454.4

    申请日:2006-03-31

    Applicant: 清华大学

    Inventor: 何芸 李宇

    Abstract: 本发明涉及基于数据缓存的多流水线阶段信息共享方法,属于信号处理中的视频和图像编解码技术领域。本方法用于分为N个流水线阶段的一个解码器结构中,包括设置上一行宏块信息的一个共享存储器及数据缓存区,或设置左边宏块信息的一个数据缓存区,共享存储器用于存储上一行宏块信息,数据缓存区用于缓存上一行宏块的信息,供各个流水线阶段使用。本发明可以使多个流水线阶段共享保存在共享存储器的上一行或左边宏块的信息,而不需要在每一个流水线阶段单独保存和维护上一行或左边宏块的信息。从而有效的节省解码器的芯片上存储器的资源。同时,每增加一个流水线阶段,只需要设置一个指针,控制简单。

    块组编码结构及基于该结构的自适应分阶段预测编码方法

    公开(公告)号:CN1812583A

    公开(公告)日:2006-08-02

    申请号:CN200510029857.7

    申请日:2005-09-22

    Abstract: 本发明提供一种块组编码结构,定义M像素×N像素为块组,包含原始块组和派生块组;原始块组是连续的M像素×N像素的块组;派生块组是对原始块组进行垂直1/2抽样,重新排列后得到的M像素×N像素的块组;本发明还提供一种基于块组编码结构的自适应分阶段预测编码方法,该方法的编码过程和解码过程根据块组编码结构中的编码阶段属性均分为两个阶段,对图像的当前帧先后分两个阶段进行编解码重建。本发明能有效的提高图像编解码的效率;同时能结合其他各种编码技术,有效的提高图像序列的压缩效率。

    一种视频信号中基于抽样宏块结构的两阶段预测编码方法

    公开(公告)号:CN1226882C

    公开(公告)日:2005-11-09

    申请号:CN03149687.3

    申请日:2003-08-06

    Abstract: 本发明属于信号处理中的视频编解码技术领域,涉及一种视频信号中基于抽样宏块结构的两阶段预测编码方法。本发明的视频信号编码中预测基本单位,为16象素×16象素的方块构成的宏块,包括原始宏块和抽样宏块;其中,原始宏块为连续的16象素×16象素的方块;抽样宏块为对原始宏块进行水平或垂直1/2抽样并重新排列得到的16象素×16象素的方块。其两阶段预测编码方法,将16象素×16象素的方块构成的四种抽样宏块作为预测基本单位,将四种抽样宏块构成六种编码宏块类型:再组成三种编码结构:采用三种编码结构中任意一种进行编解码。本发明的预测编码结构能够结合其他各种编码技术,有效的提高视频信号的压缩效率。

    图像/视频编码中变换系数的熵编码方法

    公开(公告)号:CN1665303A

    公开(公告)日:2005-09-07

    申请号:CN200510055289.8

    申请日:2005-03-18

    Applicant: 清华大学

    Inventor: 何芸 陈衢清

    Abstract: 本发明属于信号处理中的图像/视频编解码领域,涉及图像/视频编码中变换系数的熵编码方法。本发明对扫描后的一串系数分别提取非零系数的位置信息和非零系数的值的信息进行变长编码,在对位置信息编码时,将连续的零和连续的非零系数组合成零的游程和非零系数的游程的二维组合对,并对其进行变长编码。在对值的信息编码时,将连续的±1和其后的绝对值大于1的系数的值或绝对值组合成±1的游程和绝对值大于1的系数的值或绝对值的二维组合对,并对其进行变长编码,或者用1个比特来标明该串非零系数的绝对值是否全是1。本发明更深入的利用了位置信息和非零系数的值的信息内的统计特性,从而取得了比已有熵编码方法更为优越的压缩性能。

    基于预测方向校正/统计预判的快速亚象素运动估计方法

    公开(公告)号:CN1165176C

    公开(公告)日:2004-09-01

    申请号:CN02124254.2

    申请日:2002-07-12

    Inventor: 何芸 陈志波

    Abstract: 本发明属于信号处理中的视频编码领域,涉及基于预测方向校正/统计预判的快速亚象素运动估计方法。该方法主要是在1/2,1/4,1/8等亚象素运动估计中利用上一级搜索精度运动估计的结果以及当前精度下的统计信息来预判当前级的运动矢量,并且引入搜索截止准则。在保持已有技术的编码率失真特性的同时极大地降低了软硬件中亚象素运动估计的运算复杂度。且本方法并不限于H.264国际标准,可以推广至其他国际标准和非国际标准视频编码的应用。同时本发明的方法具有一定的可扩展性,可以与众多的整象素运动估计算法相结合,并可以实现运算复杂度与预测精度之间的均衡调节。

    多摄像头视频目标提取的视频图象通信系统及实现方法

    公开(公告)号:CN1134175C

    公开(公告)日:2004-01-07

    申请号:CN00121441.1

    申请日:2000-07-21

    Applicant: 清华大学

    Inventor: 何芸 张越成

    Abstract: 本发明属于基于信息内容的视频图象通信技术领域,系统包括由与多个摄像头相连的基于多视和多种特征结合的视频对象提取单元和视频对象编码单元组成的发射端,由视频对象解码单元和视频对象显示单元组成的接收端,所说的发射端与接收端通过通信信道相连;本发明可以获得物理目标的三维空间信息,解决了从多视频流中实时提取物理目标的深度信息算法的关键技术,使得视频目标提取能够快速执行。

    基于易碎数字水印技术的误码检测方法及其应用

    公开(公告)号:CN1390058A

    公开(公告)日:2003-01-08

    申请号:CN02124253.4

    申请日:2002-07-12

    Applicant: 清华大学

    Inventor: 何芸 周鹏

    Abstract: 本发明属于存在随机误码的视频图象通信技术领域,涉及基于易碎数字水印技术的误码检测方法及其应用,其方法为:在编码端加入易碎数字水印的方法,是改变变换系数的高频分量的值来满足预先设定的约束关系;在解码端检测水印的完整性的方法,是检测变换系数的高频分量的值,是否符合所说的预先设定的约束关系。本方法可以应用于检测出现在头信息、运动信息、变换系数等所有编码单元的误码。本发明使得解码端能够及时的发现误码的产生位置,并且大大提高误码检出率和错误正确定位率,且对视频图像造成的质量损失较小;为进一步减少误码对视频图象质量的影响提供后处理的依据。

    无转置部件行列分离二维离散余弦变换/反变换VLSI结构及其方法

    公开(公告)号:CN1289213A

    公开(公告)日:2001-03-28

    申请号:CN00129798.8

    申请日:2000-10-13

    Applicant: 清华大学

    Inventor: 何芸 龚大年

    CPC classification number: G06T9/007

    Abstract: 本发明属于图像编码和图像处理领域,包括输入数据调整单元,输出数据调整单元,DCT系数生成单元,地址生成单元,处理器阵列以及控制器组成。处理器阵列由N个相同的处理器单元组成;其中,输入存储器与外部存储器相连,DCT系数生成单元与处理器阵列相连,处理器阵列与输出数据调整单元相连,输出数据调整单元与外部存储器相连,上述各单元以及地址生成单元均与控制器相连。本发明可在不增加运算单元的同时,去除转置部件,减小硬件复杂度。

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