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公开(公告)号：CN104503816A
公开(公告)日：2015-04-08
申请号：CN201410841253.1
申请日：2014-12-30
Applicant: 西安电子科技大学
IPC: G06F9/45
Abstract: 一种硬件语言VHDL到MSVL的自动转换系统，其能够将VHDL语言程序文件转换成MSVL语言程序文件，所述转换系统包括，文件分析模块、词法分析模块、语法分析模块、信息存储模块、翻译模块、翻译结果字符串连接模块。VHDL程序转换为MSVL程序后，模型构造与性质描述使用同一种语言，使得验证在同一逻辑框架下进行，方便地实现对VHDL语言程序间接的模型检测。在转换的过程中，通过制定不同语法结构的转换规则，并通过一些额外的辅助手段将VHDL程序转换为了语义等价的MSVL程序，这样就可以通过对等价的MSVL程序进行仿真、建模和验证，来确保源VHDL程序的正确性。
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公开(公告)号：CN104111889A
公开(公告)日：2014-10-22
申请号：CN201410330453.0
申请日：2014-07-11
Applicant: 西安电子科技大学
IPC: G06F11/36
Abstract: 本发明公开了一种基于TMSVL的C语言实时系统运行形式化分析方法，所述方法使用TMSVL语言来描述C语言实时系统的性质，即描述待验证性质变量在特定时间的值，同时在C语言实时系统源代码中加入断言语句，通过执行加入断言语句后的C语言实时系统来获得待验证性质变量的信息，最终完成对C语言实时系统的运行形式化分析。本发明使得TMSVL验证C语言实时系统的性质更加容易，克服了人工建模工作量大、难度大以及容易出错的问题，同时相比于自动建模，本发明不需要建立复杂的转换器，提高了C语言实时系统形式化分析的效率。
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公开(公告)号：CN102646053B
公开(公告)日：2014-08-20
申请号：CN201210038404.0
申请日：2012-02-20
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种基于时序逻辑语言MSVL的柱面计算方法和系统，属计算机系统形式化建模与验证技术领域，本发明定义了多核并行程序语法和语义，描述一个或多个进程并发执行，构造柱面计算模型。将基本时序区间表达式扩展到算术表达式和时序表达式，描述能力增强，对进程控制更加准确；本发明对进程的解释包括对于进程执行体的解释和对于时序区间表达式的解释，进程的时序区间表达式控制进程执行体的执行效果持续的时序区间粒度；利用MSVL并行投影方法参与多个进程的并行解释，控制各个并行程序在各进程一次解释结束状态点上通信。本发明不仅能够描述共享对象，也能够以便捷可控的方式编写多核并行程序，对其进行仿真，建模和验证。
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公开(公告)号：CN103986557A
公开(公告)日：2014-08-13
申请号：CN201410222021.8
申请日：2014-05-23
Applicant: 西安电子科技大学
IPC: H04L1/00
Abstract: 本发明公开了一种低路径延迟的LTE Turbo码并行分块译码方法，主要解决传统的LTE Turbo码并行分块译码方法中交织过程路径延迟较大的问题。其实现步骤包括：(1)将解复用后的信息流送入软输入软输出译码器，(2)将输出信息流中的每个码块分成n个迭代单元，对其进行地址交织，(3)预计算迭代单元的初始地址，利用初始地址计算每个迭代单元的交织地址，(4)将交织后的信息反馈给软输入软输出译码器，对反馈信号依次进行一次迭代和二次迭代，(5)对二次迭代后结果解交织，并对解交织的结果判决后译码输出。本发明减小了路径延迟和存储资源消耗，可用于LTE系统。
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公开(公告)号：CN103885771A
公开(公告)日：2014-06-25
申请号：CN201410075155.1
申请日：2014-03-04
Applicant: 西安电子科技大学
IPC: G06F9/44
Abstract: 本发明公开了一种基于局部最小化ROBDD及面积延迟优化的工艺映射的方法，通过ROBDD的域节点来产生部分备选划分，放松非关键路径上的节点延迟来优化面积的工艺映射方法；逻辑优化部分，采用了带共享的最小化Local？ROBDD的数据结构，利用ROBDD的域节点及操作提高了电路分解效率，避免了由于枚举所有备选划分而造成的时间和内存的浪费；结构优化部分，改进了经典算法Flowmap为电路中的每个节点进行延迟标记最小化的思想，关键路径上进行min-height？min-cost覆盖，非关键路径上进行min-cost覆盖。本发明避免了产生所有备选划分的低效性和延迟与面积相互制约的缺点，满足了现场可编程器件芯片对LUT输入个数的要求，且达到优化电路面积和延迟的目标。
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Patent Agency Ranking
公开(公告)号：CN102055694B
公开(公告)日：2013-04-03
申请号：CN201010587216.4
申请日：2010-12-14
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种基于粒子群的非线性系统辨识方法。主要针对传统辨识方法对加性噪声敏感性高导致方法收敛性能下降的缺点。其实现步骤为：设置非线性系统的最高阶次、最大记忆长度和系统的系数矢量；确定辨识问题的约束条件并设计目标函数；设置粒子群的参数，生成粒子群初始速度矩阵和空间位置矩阵；根据粒子群空间位置矩阵和目标函数计算粒子群的最优解和最优适合度；根据粒子群速度更新公式和空间位置更新公式更新粒子群速度和空间位置矩阵；若粒子群最优适合度或迭代次数满足收敛条件，则结束辨识。本发明能够降低对加性噪声的敏感性，提高加性噪声条件下对非线性系统的辨识性能。
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公开(公告)号：CN102646053A
公开(公告)日：2012-08-22
申请号：CN201210038404.0
申请日：2012-02-20
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种基于时序逻辑语言MSVL的柱面计算方法和系统，属计算机系统形式化建模与验证技术领域，本发明定义了多核并行程序语法和语义，描述一个或多个进程并发执行，构造柱面计算模型。将基本时序区间表达式扩展到算术表达式和时序表达式，描述能力增强，对进程控制更加准确；本发明对进程的解释包括对于进程执行体的解释和对于时序区间表达式的解释，进程的时序区间表达式控制进程执行体的执行效果持续的时序区间粒度；利用MSVL并行投影方法参与多个进程的并行解释，控制各个并行程序在各进程一次解释结束状态点上通信。本发明不仅能够描述共享对象，也能够以便捷可控的方式编写多核并行程序，对其进行仿真，建模和验证。
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公开(公告)号：CN102231641A
公开(公告)日：2011-11-02
申请号：CN201110205479.9
申请日：2011-07-21
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种多输入多输出逐级并行检测方法，主要解决现有技术复杂度和性能难以折中的问题。其实现步骤为：(1)根据信道传输矩阵得到子流检测顺序，排序后的发射信号及信道传输矩阵；(2)初始化各迭代变量；(3)在第k次迭代中，先利用组干扰抑制得到前两个子流的接收信号，再利用双子流并行检测方法得到前两个子流的估计值，最终得到剩余子流的接收信号；(4)更新各迭代变量，返回步骤(3)，直至剩余两个或一个子流未被检出；(5)根据发射天线数N的奇偶性采用不同方法对剩余的两个或一个子流进行检测，本发明将双子流并行检测方法与组干扰抑制方法相结合，在提高性能的同时降低了复杂度，可用于长期演进系统中的多输入多输出接收机。
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公开(公告)号：CN101394259B
公开(公告)日：2011-07-20
申请号：CN200810232013.6
申请日：2008-10-30
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种OFDMA系统中的空时协作分集方法，主要解决系统性能不高的问题。其步骤为：1.确定参加协作的终端数并指定协作时使用的线性分散码；2.为每个终端分配第一阶段和第二阶段的子载波；3.协作第一阶段，由终端n在分配的子载波上发送LDC码子到其它终端和接收端；4.终端m接收终端n发送的LDC码字信息并检查是否正确，如果终端m正确接收到终端n的信息，则上报系统请求参加协作，否则终端m不参加协作；5.确定参加协作的终端和每个终端发送的LDC码字行分量；6.协作第二阶段，由参加协作的终端发送各自的协作信息到接收端；7.接收端将接收到的第一阶段信息和第二阶段信息合并后译码。本发明具有误码率低的优点，用于无线网络中的协作通信。
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公开(公告)号：CN102055696A
公开(公告)日：2011-05-11
申请号：CN201010575015.2
申请日：2010-12-06
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种抑制反馈信号噪声的数字预失真系统及方法，主要解决强记忆非线性放大器的预失真处理抗噪问题。其系统包括：预失真器、放大器、非线性滤波器、第一加法器、第二加法器、改进型NLMS及NLMS基本模块。预失真器对基带输入进行非线性逆处理后将其输出至放大器和非线性滤波器；放大器对输入信号作功率放大后将其输出至第二加法器；非线性滤波器对输入进行去噪声滤波处理，并将其输出至第一和第二加法器；第一加法器计算预失真错误误差；第二加法器计算反馈错误误差；改进型NLMS模块迭代更新非线性滤波器系数；NLMS模块迭代更新预失真器系数。本发明能有效改善反馈噪声对宽带预失真方法性能的影响，可用于各类宽带无线通信发射机的线性化系统。
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