公开(公告)号：CN116153993A

公开(公告)日：2023-05-23

申请号：CN202111391398.2

申请日：2021-11-23

Applicant: 联华电子股份有限公司

Inventor： 张智伟 ,  林大钧 ,  锺耀贤 ,  苏士炜 ,  张豪轩 ,  简廷安 ,  蔡滨祥

IPC: H01L29/778 ,  H01L21/335

Abstract: 本发明公开一种半导体结构及其形成方法，其中该半导体结构包含有一氮化镓(GaN)层，一氮化镓铝(AlGaN)层位于该氮化镓层上，一极性促进层，位于该氮化镓铝层上并且直接接触该氮化镓铝层，以及一栅极衬垫层，位于该极性促进层上。

公开(公告)号：CN115498101A

公开(公告)日：2022-12-20

申请号：CN202110678446.X

申请日：2021-06-18

Applicant: 联华电子股份有限公司

Inventor： 林大钧 ,  许清桦 ,  蔡馥郁 ,  蔡滨祥

IPC: H01L43/08 ,  H01L43/12 ,  G11C11/16

Abstract: 本发明公开一种磁性随机存取存储器结构，其涉及一种半导体结构，其包含一介电层，多个MTJ元件以及至少一虚置MTJ元件位于该介电层中，一第一氮化层，至少覆盖各该MTJ元件与该虚置MTJ元件的侧壁，一第二氮化层，覆盖于各该虚置MTJ元件的顶面，且该第二氮化层的厚度大于该第一氮化层的厚度，以及多个接触结构，位于该介电层中，并且电连接各该MTJ元件。

公开(公告)号：CN114695224A

公开(公告)日：2022-07-01

申请号：CN202011589292.9

申请日：2020-12-29

Applicant: 联华电子股份有限公司

Inventor： 杨晋嘉 ,  蔡馥郁 ,  林大钧 ,  蔡滨祥

IPC: H01L21/68 ,  H01L23/00

Abstract: 本发明公开一种芯片键合对准结构与键合芯片结构及其制作方法，其中该芯片键合对准结构包括:半导体芯片、金属层、蚀刻停止层、至少一个金属凸丘、介电阻障层、硅氧化物层以及碳氮化硅层。金属层位于半导体芯片的键合表面，具有一个金属对准图案。蚀刻停止层覆盖于键合表面和该金属层上。金属凸丘由金属层向上延伸穿过蚀刻停止层，介电阻障层覆盖于蚀刻停止层和金属凸丘上。硅氧化物层覆盖于介电阻障层上。碳氮化硅层覆盖于硅氧化物层上。

公开(公告)号：CN114583047A

公开(公告)日：2022-06-03

申请号：CN202011388129.6

申请日：2020-12-01

Applicant: 联华电子股份有限公司

Inventor： 张智能 ,  林大钧 ,  苏士炜 ,  蔡馥郁 ,  蔡滨祥

IPC: H01L45/00 ,  H01L27/24

Abstract: 本发明公开一种存储器器件及其制造方法。存储器器件包括器件衬底、下电极、可变电阻层以及上电极。下电极设置于器件衬底上。可变电阻层设置于下电极上。上电极设置于可变电阻层上。下电极经形成为具有张应力，而上电极经形成为具有压应力。

公开(公告)号：CN112086556A

公开(公告)日：2020-12-15

申请号：CN201910510900.3

申请日：2019-06-13

Applicant: 联华电子股份有限公司

Inventor： 林大钧 ,  蔡滨祥 ,  洪雅娟 ,  杨晋嘉 ,  简廷安

IPC: H01L45/00 ,  H01L27/24

Abstract: 本发明公开一种存储器单元及其形成方法，其中该存储器单元包含一第一导电线、一底电极、一纳米碳管层、一中间电极、一电阻层、一顶电极以及一第二导电线。第一导电线设置于一基底上。底电极设置于第一导电线上。纳米碳管层设置于底电极上。中间电极设置于纳米碳管层上，因而底电极、纳米碳管层以及中间电极构成一纳米管存储器部分。电阻层设置于中间电极上。顶电极设置于电阻层上，因而中间电极、电阻层以及顶电极构成一电阻存储器部分。第二导电线设置于顶电极上。

公开(公告)号：CN106206293B

公开(公告)日：2020-07-28

申请号：CN201510219132.8

申请日：2015-05-04

Applicant: 联华电子股份有限公司

Inventor： 陈俊仁 ,  蔡滨祥 ,  温在宇 ,  林钰书 ,  杨进盛

IPC: H01L21/335 ,  H01L29/06

Abstract: 本发明涉及形成具有纳米线的半导体结构的方法与该半导体结构，具体地说，本发明所提供的形成纳米线的方法，首先先形成半导体鳍状结构具有交替的鳍以及浅沟槽隔离。接着移除鳍的顶面部以形成鳍凹部，并在鳍凹部中沉积锗基半导体以形成锗基插塞。后续，移除部分的浅沟槽隔离以暴露出锗基插塞的侧面，随即进行退火制程即可形成具有高载流子迁移率的纳米线结构。通过对锗基插塞选择性的氧化或沉积制程，本发明的纳米线结构还可以具有不同尺寸。此外，不同尺寸的纳米线也可通过形成不同宽度的鳍，或是不同宽度的鳍凹部来达成。

公开(公告)号：CN111293072A

公开(公告)日：2020-06-16

申请号：CN201811503263.9

申请日：2018-12-10

Applicant: 联华电子股份有限公司

Inventor： 林大钧 ,  蔡滨祥 ,  杨晋嘉

IPC: H01L21/768 ,  H01L23/48 ,  B82Y30/00 ,  B82Y40/00

Abstract: 本发明公开一种半导体元件及其制作方法，该制作半导体元件的方法为，首先形成一第一金属内连线于一金属间介电层内，然后进行一处理制作工艺粗糙化第一金属内连线上表面，再形成一纳米碳管接面(carbon nanotube junction,CNT)于该第一金属内连线上。依据本发明一实施例处理制作工艺另包含形成多个突块于该第一金属内连线上表面，其中该等突块以及第一金属内连线包含相同材料。

公开(公告)号：CN110867441A

公开(公告)日：2020-03-06

申请号：CN201810986580.4

申请日：2018-08-28

Applicant: 联华电子股份有限公司

Inventor： 刘埃森 ,  蔡滨祥 ,  林进富

IPC: H01L27/06 ,  H01L21/8234

Abstract: 本发明公开一种半导体元件及其制造方法。所述半导体元件包括绝缘体上有半导体基底、高电子迁移率晶体管元件以及金属氧化物半导体场效晶体管元件。绝缘体上有半导体基底，包括：第一半导体层、第二半导体层以及绝缘层。第二半导体层位于第一半导体层上。绝缘层位于第一半导体层与第二半导体层之间。高电子迁移率晶体管元件位于第一半导体层上。金属氧化物半导体场效晶体管元件位于第二半导体层上且与高电子迁移率晶体管元件电连接。高电子迁移率晶体管元件的顶面与第二半导体层的顶面共平面。