公开(公告)号：CN109075199A

公开(公告)日：2018-12-21

申请号：CN201780020128.6

申请日：2017-10-16

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/78 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L29/12 ,  H01L29/739 ,  H01L29/861 ,  H01L29/868

Abstract: 如果将具有为发射极电位的导电部的虚设沟槽部相对于栅极沟槽部的比率提高，则集电极-栅极间电容(以下称为CCG)减小，集电极-发射极间电容(以下称为CCE)增加。由此，容易产生振荡现象。本发明提供一种半导体装置，包括：第一导电型的半导体基板；第二导电型的基区，其设置于半导体基板内的表面侧；栅极沟槽部，其以从半导体基板的表面起贯穿基区的方式设置在半导体基板内，且具有栅极导电部；以及虚设沟槽部，其以从半导体基板的表面起贯穿基区的方式设置在半导体基板内，且包括上部虚设导电部和下部栅极导电部，所述上部虚设导电部具有发射极电位，所述下部栅极导电部位于上部虚设导电部之下且具有栅极电位，虚设沟槽部的下部栅极导电部与栅极沟槽部的栅极导电部连接。

公开(公告)号：CN108987386A

公开(公告)日：2018-12-11

申请号：CN201810516498.5

申请日：2018-05-25

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L27/02 ,  H01L29/06 ,  H01L29/417 ,  H01L29/739 ,  H01L29/423 ,  H01L27/06 ,  H01L23/544 ,  H01L21/331 ,  H01L29/49

Abstract: 本发明提供半导体装置，如果考虑到电气导通试验的容易性等，则优选主要设置于有源区的上方的电极在同一平面内连接。所述半导体装置具备：半导体基板；第一上表面电极和第二上表面电极，设置于半导体基板的上表面的上方，且具有金属材料；以及第一连接部，与第一上表面电极电连接，且包含半导体材料，第二上表面电极包括：第一区域和第二区域，在俯视半导体基板时以第一连接部为交界分离地配置；以及第二连接部，在第一连接部的上方，将第一区域和第二区域连接。

公开(公告)号：CN108780814A

公开(公告)日：2018-11-09

申请号：CN201780015047.7

申请日：2017-09-14

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/739 ,  H01L29/861 ,  H01L29/868

CPC classification number: H01L29/78 ,  H01L29/739 ,  H01L29/861

Abstract: 本发明提供具有接触沟槽的半导体装置及其制造方法，半导体装置具备：半导体基板；设置在半导体基板的上表面侧的第一导电型的漂移区；设置在漂移区的上方的第二导电型的基区；设置在基区的上方的第一导电型的源区；从源区的上端侧贯通源区和基区而设置的2个以上的沟槽部；在相邻的沟槽部之间与源区邻接地设置的接触沟槽；设置在接触沟槽的下方的第二导电型的接触层，接触层的掺杂浓度的峰位置比源区的下端浅。

公开(公告)号：CN108695380A

公开(公告)日：2018-10-23

申请号：CN201810193165.3

申请日：2018-03-09

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/739

CPC classification number: H01L29/0619 ,  H01L29/0623 ,  H01L29/063 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/08 ,  H01L29/0834 ,  H01L29/105 ,  H01L29/402 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/7393

Abstract: 本发明提供一种半导体装置，具备：半导体基板；第一导电型的漂移区，其设置于半导体基板的内部；多个栅沟槽部，其从半导体基板的上表面设置到漂移区；虚拟沟槽部，其设置于两个栅沟槽部之间，且从半导体基板的上表面设置到漂移区；第二导电型的基区，其在与任意的栅沟槽部邻接的半导体基板的区域中设置于半导体基板的上表面与漂移区之间；第二导电型的第一阱区，其在与虚拟沟槽部邻接的半导体基板的区域设置到比虚拟沟槽部的下端深的位置，且掺杂浓度比基区高。

公开(公告)号：CN104981903B

公开(公告)日：2017-12-01

申请号：CN201480007030.3

申请日：2014-03-14

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L27/04 ,  H01L21/336 ,  H01L21/822 ,  H01L29/06 ,  H01L29/739 ,  H01L29/78

CPC classification number: H01L27/0255 ,  H01L29/0619 ,  H01L29/405 ,  H01L29/7395 ,  H01L29/861 ,  H01L29/866

Abstract: 在包围有源区(21)的第一保护环区上，隔着场氧化膜(9)而设有保护用二极管(10)。保护用二极管(10)由p+型层(19)与n‑型层(20)相邻接而得的串联pn齐纳二极管(18)构成。在像这样在保护用二极管(10)下具有第一保护环区的半导体装置(100)中，覆盖聚酰亚胺膜(15)以作为表面保护膜，从而能防止表面保护膜产生裂纹。另外，在保护用二极管(10)下设置第一保护环区，隔着中间区(R)的第三保护环区与非配置于保护用二极管(10)下的第二保护环区相连结，从而能在施加浪涌电压时，缓和配置于保护用二极管(10)下的第一保护环区的最外周的保护环(31e)处的电场集中。

公开(公告)号：CN107210322A

公开(公告)日：2017-09-26

申请号：CN201680004863.3

申请日：2016-06-13

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/739 ,  H01L27/04 ,  H01L29/78

Abstract: 提高沟槽的内壁的绝缘膜的可靠性。提供一种半导体基板，该半导体装置具备：半导体基板、形成在半导体基板的正面的虚设沟槽部、以及形成在半导体基板的正面的上方的、含有金属的第1正面侧电极，虚设沟槽部具有：形成在半导体基板的正面的虚设沟槽、形成在虚设沟槽的内壁的绝缘膜、在虚设沟槽的内部与绝缘膜相比形成在内侧的虚设导电部、以及具有使虚设导电部的至少一部分露出的开口且在半导体基板的正面覆盖绝缘膜的保护部，第1正面侧电极具有形成在保护部的开口内的部分，并与虚设导电部接触。

公开(公告)号：CN104350275B

公开(公告)日：2017-09-22

申请号：CN201380028958.5

申请日：2013-08-30

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: F02P3/04 ,  H01L27/04 ,  H01L29/739 ,  H01L29/78

CPC classification number: F02P3/0552 ,  F02P3/05 ,  F02P17/00 ,  H01L27/0203 ,  H01L27/0825 ,  H01L29/7395

Abstract: 一种点火器(200)，其不设置耗尽型IGBT，将主IGBT(3)与传感IGBT(4)之间的距离设为100μm以上、700μm以下，优选为100μm以上、200μm以下。控制点火器(200)，在主IGBT(3)的过电流达到规定的上限值之前，使传感IGBT(4)的传感电流饱和。从而可以提供一种防止电流限制时主IGBT(3)的集电极电流过冲的小型点火器(200)，以及搭载该点火器(200)的小型、防止误点火的内燃机用点火装置(100)。

公开(公告)号：CN107039419A

公开(公告)日：2017-08-11

申请号：CN201611060444.X

申请日：2016-11-25

Applicant: 富士电机株式会社

Inventor： 白川彻 ,  内藤达也 ,  菅井勇

IPC: H01L27/02 ,  H01L27/06

CPC classification number: H01L29/0634 ,  H01L21/2252 ,  H01L21/2253 ,  H01L21/266 ,  H01L21/324 ,  H01L21/823418 ,  H01L21/823487 ,  H01L27/0629 ,  H01L27/088 ,  H01L29/0638 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/408 ,  H01L29/7397 ,  H01L29/7803 ,  H01L29/7805 ,  H01L29/7811 ,  H01L29/7813 ,  H02M7/003 ,  H02M7/537 ,  H01L27/0207

Abstract: 本发明提供一种用于通过缓和SJ柱与漂移区之间的电场集中，而在一块半导体芯片内将MOSFET区、FWD区和IGBT区电连接且并联连接的最佳结构。本发明提供的半导体装置，具备：半导体基板；具有第一柱和第二柱的重复结构的超结型MOSFET部；在半导体基板与超结型MOSFET部分离而设置，并具有包括第二导电型的杂质的漂移区的并列器件部；在半导体基板并位于超结型MOSFET部与并列器件部之间的边界部，其中，边界部从一个主表面侧向另一主表面侧延伸，并且至少具有一个具有第一导电型的杂质的第三柱，第三柱比第一柱和第二柱都浅。

公开(公告)号：CN105531825A

公开(公告)日：2016-04-27

申请号：CN201480049841.X

申请日：2014-11-12

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/739 ,  H01L29/78

CPC classification number: H01L29/0696 ,  H01L21/26513 ,  H01L29/0619 ,  H01L29/063 ,  H01L29/0847 ,  H01L29/0865 ,  H01L29/167 ,  H01L29/36 ,  H01L29/402 ,  H01L29/4236 ,  H01L29/66348 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813

Abstract: 以从基板正面起算在深度方向上以预定的深度沿着与基板正面平行的方向延伸的条状的方式设有多个沟槽(5)。在沟槽(5)的内部，隔着栅极绝缘膜(6)设有栅极(7)。在被沟槽(5)分离的台面区的基板正面侧的整个表面层设有发射极电位的p型基区(3)。在p型基区(3)的内部，在沟槽(5)的长度方向以预定间隔分散地配置有n+型发射区(4)。在基板背面的表面层，从基板背面侧起依次设有p+型集电层(1)和n+型缓冲层(10)。n+型缓冲层(10)的厚度t3与n-型漂移层(2)的厚度t2大致相同，或者比n-型漂移层(2)的厚度t2厚。由此，能够维持导通电压，并且降低开关损耗。

公开(公告)号：CN105321999A

公开(公告)日：2016-02-10

申请号：CN201510270742.0

申请日：2015-05-25

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/06

Abstract: 本发明提供一种半导体装置以及半导体装置的制造方法，能实现精细化，并防止阈值电压和导通电压的上升，并且能防止破坏耐量的降低。n+型发射极区域(6)和p++型接触区域(7)在沟槽呈条状延伸的第一方向上交替重复配置于夹在槽栅之间的台面部上。p+型区域(8)覆盖n+型发射极区域(6)与p++型接触区域(7)的接合界面的下侧端部。在形成该槽栅结构时，利用第一离子注入在台面部沿第一方向以规定间隔选择性地形成n+型发射极区域(6)。接着，利用第二离子注入在台面部的整个面上形成比n+型发射极区域(6)要浅的p+型区域(8)。接着，利用第三离子注入在p+型区域(8)的内部选择性地形成p++型接触区域(7)。之后，使n+型发射极区域(6)与p++型接触区域(7)扩散并接触。