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公开(公告)号:CN106487673A
公开(公告)日:2017-03-08
申请号:CN201611122831.1
申请日:2016-12-08
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H04L12/703
Abstract: 一种基于三模冗余的检错重传容错路由单元,包括仲裁单元、交换开关、解码模块、四个端口输入单元以及一个本地输入单元。仲裁单元对输入数据包进行输出顺序控制,得到控制信号输出给交换开关。交换开关根据该控制信号将输入数据包依次有序输出。解码模块对到达目的节点的数据进行解码校验。每个端口输入单元用于接收一个方向的输入数据包,进行差错校验后计算路由路径,根据下一级路由器反馈的链路状态和重传请求输出数据包。本地输入单元接收本地端口输入的数据,打包处理,经过差错校验后计算路由路径,根据目的节点的链路状态和重传请求输出数据包。本发明提高了数据包的传输可靠性,兼顾了传输延时、面积、功耗等性能要求。
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公开(公告)号:CN103678202B
公开(公告)日:2016-08-17
申请号:CN201310618950.6
申请日:2013-11-26
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F13/28
Abstract: 本发明涉及一种多核处理器的DMA控制器,该DMA控制器包括访问请求产生模块和访问应答处理模块,其中访问请求产生模块将地址发生器输出的针对存储系统的访问地址,首先依据访问地址的目的存储器位置分类,再按照访问地址产生顺序发送访问请求信息;访问应答处理模块接收不同位置存储器返回的访问应答数据,从中解析出正确读取顺序的数据,通过采用分类缓存的方法,实现对多块存储单元的快速连续访问,而不必局限于针对同一存储单元的所有访问完成后再开始访问另外的存储单元,通过DMA控制器内部多组先入先缓存器,实现数据在处理器内部的快速分配,大大提高访问效率,利于发挥多核并行处理的优势。
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公开(公告)号:CN105426160A
公开(公告)日:2016-03-23
申请号:CN201510762294.6
申请日:2015-11-10
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F9/30
CPC classification number: G06F9/3004
Abstract: 基于SPRAC V8指令集的指令分类多发射方法。该方法将SPARC V8指令划分为四个类别,将SPRAC V8处理器划分为取指、译码、执行、访存、写回五个流水级,五个流水级之间通过公共数据总线连接,通过在取指级增加n-1条取指通路,在译码级增加n-1个译码单元,在译码级和执行级之间加入n组保留站,在执行级和访存级之间加入重排序缓冲区在执行级加入对应的执行单元,为SPRAC V8处理器建立了多发射五级流水线结构,通过保留站检测并行指令之间的冲突,通过不同的执行单元处理不同的指令,最后由重排序缓冲区对指令执行结果按序提交,实现了指令的并行执行,提高了SPRAC V8处理器的处理性能。
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公开(公告)号:CN105404752A
公开(公告)日:2016-03-16
申请号:CN201510896390.X
申请日:2015-12-08
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F17/50
Abstract: 本发明公开了一种事务级的系统芯片数据传输延迟判定系统,该系统通过配置其中的激励源、功能单元、结果观测单元和时延记录单元,模拟系统芯片中各模块的行为,实现对数据流在系统芯片内部传输时延的评估。使用该系统进行数据传输时延判定时,首先根据系统芯片中各模块的说明对系统进行配置,之后提出系统希望回答的问题并设定数据传输阀值,最后通过系统运行实现对数据传输时延的判定。该系统具有应用针对性强、运行速度快、参数配置灵活的优点。
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公开(公告)号:CN105373444A
公开(公告)日:2016-03-02
申请号:CN201510828933.4
申请日:2015-11-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种8位宽外部存储器控制器EDAC校验码的生成方法,该方法首先生成对齐的可执行程序dat文件,根据dat文件和地址位宽计算存储器的最大地址,然后计算校验码的行数,当数据位与校验码的总容量小于等于存储器的容量时,开始计算校验码,并将原来dat文件中的数据和新生成的校验码写到输出文件中,其中原来的数据位从文件头开始顺序排放,校验码从文件尾开始倒序排放,中间部分补0。利用本发明方法,实现了存储器中数据位对应的校验码倒序存储,处理器在读取校验码时直接将所有地址线上的数值都置为1,从存储器的最末端倒序读取校验码,简单方便,且能够节省管脚数,减少内部逻辑单元,提高处理器性能。
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公开(公告)号:CN102915769B
公开(公告)日:2015-05-06
申请号:CN201210378141.8
申请日:2012-09-29
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G11C29/42
Abstract: 本发明涉及一种处理器纠错检错EDAC电路实现优化方法,采用异或树实现纠错检错EDAC电路,使用二输入异或门实现异或树,通过分析纠错检错EDAC算法,选择可进行算法调度的单元,并进行算法调度,实现纠错检错EDAC编码模块,本发明针对异或树实现的EDAC电路的方式,提出的硬件实现优化方法,从EDAC算法入手分析异或门资源,进行算法调度,能够有效地减少纠错检错EDAC电路的异或门资源,从而有效地减少了EDAC电路的面积和功耗,节省电路实现资源,校验位越多的EDAC电路,优化的效果越明显。
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公开(公告)号:CN103678202A
公开(公告)日:2014-03-26
申请号:CN201310618950.6
申请日:2013-11-26
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F13/28
Abstract: 本发明涉及一种多核处理器的DMA控制器,该DMA控制器包括访问请求产生模块和访问应答处理模块,其中访问请求产生模块将地址发生器输出的针对存储系统的访问地址,首先依据访问地址的目的存储器位置分类,再按照访问地址产生顺序发送访问请求信息;访问应答处理模块接收不同位置存储器返回的访问应答数据,从中解析出正确读取顺序的数据,通过采用分类缓存的方法,实现对多块存储单元的快速连续访问,而不必局限于针对同一存储单元的所有访问完成后再开始访问另外的存储单元,通过DMA控制器内部多组先入先缓存器,实现数据在处理器内部的快速分配,大大提高访问效率,利于发挥多核并行处理的优势。
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公开(公告)号:CN112598121B
公开(公告)日:2025-04-18
申请号:CN202011519732.3
申请日:2020-12-21
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明一种面向深度学习编译器的算子优化方法,基于深度学习框架ONNX定义中间表示的数据结构,并对所述中间表示的数据结构进行解析,得到中间表示IR,用于表示不同的运算算子;根据中间表示IR,进行面向硬件的修改,解析出面向深度学习芯片的硬件融合结点,作为硬件融合算子;根据中间表示IR和解析出的算子,依次进行算子融合、算子调度和算子分组,得到优化后的算子,实现面向深度学习编译器的高效算子优化。通过本发明中的中间表示的定义和解析,才能将不同深度学习框架中的模型转化中相同的数据结构表示的算子,通过算子融合,算子调度和算子分组的优化方法,实现神经网络模型的算子在芯片中的高效执行。
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公开(公告)号:CN109635355B
公开(公告)日:2023-04-18
申请号:CN201811378258.X
申请日:2018-11-19
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种面向GPIO的频率可调的滤波电路,在GPIO的信号输入端设置时钟分频器和滤波器,通过时钟分频器实现对系统时钟的分频,分频值可配置,以适应对不同频率信号采样的需求;通过滤波器实现对输入信号的滤波功能,采样次数可配置,将有用信号与噪声分离,提高GPIO采样信号时的抗干扰性。本发明有效扩展了GPIO的应用场合,提高了采样的准确率,进而提高处理精度。本发明可灵活配置低电平计数器和高电平计数器的计数频率,能够适应对不同频率信号的采样需求;可灵活配置低电平计数器和高电平计数器的计数值,实现滤除干扰信号保留有效信号的功能。
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公开(公告)号:CN111191194B
公开(公告)日:2022-05-13
申请号:CN201911330749.1
申请日:2019-12-20
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明一种多核处理器软件集成开发环境离线使用许可系统,适用于运行在离线主机上的多核处理器软件集成开发环境。通过在多核处理器软件集成开发环境每次启动时比较当前启动时间和上次合法启动时间,判断是否存在篡改主机时间以破解多核处理器软件集成开发环境使用许可的行为存在。在此基础上,通过对主机唯一身份标示、软件使用有效期信息的有限次组合、切分以及对切分后的信息字段和合法启动时间进行加密,再将加密后的信息分别存放在多个主机位置的方法,进一步加强了对软件使用许可的保护。该方法能够有效抵御通过将离线主机时间修改到软件使用有效期内,从而“绕过”软件使用许可判断机制的破解方法。
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