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公开(公告)号：CN114546497B
公开(公告)日：2022-07-19
申请号：CN202210446040.3
申请日：2022-04-26
Applicant: 北京微核芯科技有限公司
IPC: G06F9/38
Abstract: 本公开提供了一种乱序处理器中队列的访问方法及装置，涉及处理器技术领域，包括N项的队列分为L个体，每个体包括N/L项，N为L的整数倍；方法包括：获取当前拍的最大可出队项的数量M；确定队头指针所在的体以及在所在体中所在的项；根据队头指针所在的体、在所在体中所在的项、数量M以及指定的指令退出顺序，确定M个出队项中各出队项所在的目标体、在所在目标体中所在的目标项；根据各出队项所在的目标体以及目标项，分别从对应目标体中选出对应的项，并将对应的项的信息读出。可以减少队列中信息读出时的选择逻辑，从而减少延迟和功耗，提高处理器的性能，以解决因队列项内容的选择读出逻辑复杂而导致的处理器性能差、功耗高的问题。
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公开(公告)号：CN114168522B
公开(公告)日：2022-04-29
申请号：CN202210131817.7
申请日：2022-02-14
Applicant: 北京微核芯科技有限公司
IPC: G06F15/167
Abstract: 本发明提供一种数据传输方法、装置及传输部件，属于电子技术领域。方法包括：当数据从第一处理器向第二处理器传输时，确定当前用于存储待传输的第一数据的第一目标存储层次；从所述第一目标存储层次的存储部件中，获取所述第一数据，并向所述第二处理器传输所述第一数据；基于所述第一数据得到第二数据；确定所述第二数据的第二目标存储层次，并在所述第二目标存储层次的存储部件中存储所述第二数据。采用本发明，可以提高数据传输的效率。
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公开(公告)号：CN114168522A
公开(公告)日：2022-03-11
申请号：CN202210131817.7
申请日：2022-02-14
Applicant: 北京微核芯科技有限公司
IPC: G06F15/167
Abstract: 本发明提供一种数据传输方法、装置及传输部件，属于电子技术领域。方法包括：当数据从第一处理器向第二处理器传输时，确定当前用于存储待传输的第一数据的第一目标存储层次；从所述第一目标存储层次的存储部件中，获取所述第一数据，并向所述第二处理器传输所述第一数据；基于所述第一数据得到第二数据；确定所述第二数据的第二目标存储层次，并在所述第二目标存储层次的存储部件中存储所述第二数据。采用本发明，可以提高数据传输的效率。
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公开(公告)号：CN113778526B
公开(公告)日：2022-02-22
申请号：CN202111336298.X
申请日：2021-11-12
Applicant: 北京微核芯科技有限公司
Abstract: 本发明提供一种基于Cache的流水线的执行方法及装置，涉及微电子领域，Cache的Data SRAM阵列内部设置有数据选择器，该方法包括：执行第一流水级，接收访存指令，进行访问地址的计算；执行第二流水级，根据访问地址确定hit信号，将hit信号进行锁存；执行第三流水级，基于锁存的hit信号，通过数据选择器从Data SRAM阵列内部选出Data Block，并将命中路的Data Block送出Data SRAM阵列；执行第四流水级，基于Data Block对应的Block Offset，获取所需数据写回。采用本发明，可以实现减少大位宽长走线通道数量、减小面积、降低访问延时的技术效果。
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公开(公告)号：CN114020332A
公开(公告)日：2022-02-08
申请号：CN202210004945.5
申请日：2022-01-05
Applicant: 北京微核芯科技有限公司
IPC: G06F9/30
Abstract: 本申请提出了一种指令处理方法及其装置，涉及计算机技术领域，该方法包括：获取指令寄存器中目标指令20位立即数中的8位立即数，将8位立即数存储至目标指令的空闲逻辑寄存器号域中，将目标指令的空闲逻辑寄存器号域在重命名过程中替换为空闲物理寄存器号域，将8位立即数重新存储至空闲物理寄存器号域，将重新存储后的目标指令传输至运算单元的发射队列中，将重新存储后的目标指令从发射队列发射至功能部件，在发射过程中将8位立即数存储至第一源操作数域。不需要将指令的20位立即数全部加载到立即数域，从而将各个流水级传输的立即数域都降为12位，以减少寄存器的使用，降低处理器的面积，节省成本。
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Patent Agency Ranking
公开(公告)号：CN113722244A
公开(公告)日：2021-11-30
申请号：CN202111285507.2
申请日：2021-11-02
Applicant: 北京微核芯科技有限公司
IPC: G06F12/0844 , G06F12/0862
Abstract: 本公开提供一种高速缓存结构、访问方法和电子设备。该高速缓存结构的物理组织形式为，深度为2n×M项，位宽为N/2n，M、N和n为自然数。该高速缓存被构造为，在向该高速缓存写数据时，对2n个物理Cache行执行数据写操作，以及在从所述高速缓存读数据时，一次对一个物理Cache行执行数据读操作、即N/2n个比特。采用本公开的高速缓存，会降低高速缓存的面积，从而降低成本，提高高速缓存的访问速度。
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公开(公告)号：CN113703690A
公开(公告)日：2021-11-26
申请号：CN202111259528.7
申请日：2021-10-28
Applicant: 北京微核芯科技有限公司
Abstract: 公开了一种处理器单元、访问内存的方法、计算机主板和计算机系统。该处理器单元包括缓存控制器、片内缓存、第一内存控制器、第二内存控制器和第一SEDRAM接口，其中片内缓存、第一内存控制器和第二内存控制器均与缓存控制器连接，第一内存控制器与第一SEDRAM接口连接，第一SEDRAM接口用于连接用作第一内存的第一SEDRAM存储器，第二内存控制器用于连接用作第二内存的板载内存。根据本公开的实施方式，CPU和内存之间的数据读写速率得以改善，从而能够提供CPU的计算速率。
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公开(公告)号：CN113377334A
公开(公告)日：2021-09-10
申请号：CN202110938937.3
申请日：2021-08-16
Applicant: 北京微核芯科技有限公司
IPC: G06F7/57
Abstract: 本申请提出一种浮点数据处理方法及装置，方法包括：当浮点数据由除浮点运算部件和浮点寄存器堆部件之外的部件输入至浮点寄存器堆部件时，对所述浮点数据进行拆分处理以将所述浮点数据的格式由浮点原始格式转换为浮点内部格式；其中，浮点内部格式下浮点数据所指示的数值与浮点原始格式下浮点数据所指示的数值相等；利用浮点运算部件对浮点寄存器堆部件中格式为浮点内部格式的浮点数据进行浮点运算以得到运算结果，所述运算结果的格式为浮点内部格式，以及，所述浮点运算部件在对浮点数据进行运算时，所述浮点数据的格式均为浮点内部格式。本申请提供的方法效率较高、成本较低、复杂度较低、且可兼容多种浮点格式、处理效率也较高。
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公开(公告)号：CN119003004B
公开(公告)日：2025-01-24
申请号：CN202411458065.0
申请日：2024-10-18
Applicant: 北京微核芯科技有限公司
Abstract: 本发明提供一种寄存器重命名方法、装置、系统、设备及介质，属于处理器技术领域，该方法包括：获取译码后的多个指令，并记录多个指令中目标指令的顺序关系，得到重命名定序队列，目标指令为存在目的寄存器的指令；将每个指令分配到每个指令对应的派遣队列去执行；基于重命名定序队列，将执行完成的目标指令进行寄存器重命名的提交。本发明解决了相关技术中对没有目的寄存器的指令在重排序缓冲区中进行提交，来提交和恢复寄存器重命名信息，造成资源浪费，进而影响寄存器重命名恢复的速度，影响处理器的处理效率的问题，通过重命名定序队列做寄存器重命名的提交，避免了有些指令没有目的寄存器造成的浪费，节省处理器资源。
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公开(公告)号：CN118260236B
公开(公告)日：2025-01-24
申请号：CN202410378083.1
申请日：2024-03-29
Applicant: 北京微核芯科技有限公司
IPC: G06F15/163 , G06F12/0811
Abstract: 本公开提出一种用于多核处理器的数据访问请求发送方法、装置及设备。被多核处理器的主节点执行，包括：确定主节点的管理队列在第一时间时能够处理数据访问请求的第一数量，在第一数量小于第一数量阈值，或第一数量等于第二数量阈值的情况下，确定在第一时间之后向多核处理器的路由节点发送第一数据访问请求的目标请求节点，第一数量阈值是在第一时间时主节点能够接收数据访问请求的最大接收数量，第二数量阈值为零，向目标请求节点发送第一信号，从而能够及时确定主节点管理队列不能继续处理数据访问请求的时机，避免向目标请求节点继续发送数据访问请求造成数据访问请求在片上网络中等待所造成片上网络的拥塞，进而提高多核处理器性能。
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