公开(公告)号：CN111556266A

公开(公告)日：2020-08-18

申请号：CN202010339328.1

申请日：2020-04-26

Applicant: 西安交通大学

Inventor： 耿莉 ,  何程扬 ,  张冰 ,  辛有泽 ,  赵泽亮

IPC: H04N5/378

Abstract: 本发明公开了一种基于背照式图像传感器的高动态范围读出电路，模拟相关采样和可编程增益放大器，通过多次采样保持的开关切换策略及调整至设定的增益，将像素内读出的电压信号预防大后传输至下级模数转换器；折叠循环式模数转化器，将前级预防大采样后的信号进行量化；数字相关采样合并逻辑电路，得到真正的数字量化信号；时序控制电路，逐行对每列的模数转换器进行控制；输入信号依次经过模拟相关采样和可编程增益放大器，折叠循环式模数转化器和数字相关采样合并逻辑电路后输出量化信号，时钟信号经时序控制电路后分别输入折叠循环式模数转化器和数字相关采样合并逻辑电路。本发明减小量化误差，提高动态范围，降低读出电路的整体功耗与面积。

公开(公告)号：CN108566196B

公开(公告)日：2020-07-28

申请号：CN201810344436.0

申请日：2018-04-17

Applicant: 西安交通大学

Inventor： 桂小琰 ,  李凯 ,  耿莉 ,  王小力

IPC: H03L7/081 ,  H03L7/10

Abstract: 本发明公开一种应用于输出信号压摆率控制的CMOS驱动器，其特征在于，包括依次连接的延迟锁相环DLL、采样电路DFFs和驱动电路driver；延迟锁相环包括依次连接的鉴频鉴相器PFD、电荷泵电路CP、环路低通滤波器LPF和压控延时电路VCDL。与典型的输出信号压摆率控制输出驱动器相比较，本发明的压摆率控制采用延迟锁相环的等延时信号，在PVT变化的影响下，当延迟锁相环锁定时，延时锁相环的相位信号时钟保持恒定的等间隔延时，再使用恒定的延时信号进行叠加，得到一个恒定的压摆率信号，从而改善了传统的三态门压摆率控制输出驱动器的驱动能力因工艺偏差、工作环境温度变化和供电电压变化而产生较大的影响，导致输出信号压摆率产生较大改变的缺点。

公开(公告)号：CN111446154A

公开(公告)日：2020-07-24

申请号：CN202010374301.6

申请日：2020-05-06

Applicant: 西安交通大学

Inventor： 刘卫华 ,  王梦华 ,  耿莉 ,  杨明超 ,  郝跃 ,  杨松泉

IPC: H01L21/04 ,  H01L29/94 ,  H01L29/78

Abstract: 本发明公开了一种基于超临界CO2处理的4H-SiC/SiO2界面低温改善方法及其应用，将待处理的碳化硅样品进行标准清洗；将清洗后的碳化硅样品干氧氧化生长氧化层；将带有氧化层的碳化硅样品放置到超临界设备内支架上，保证样品垂直；向超临界设备的腔室内放入去离子水，然后将设备密封；控制压强向超临界设备内充入二氧化碳；将超临界设备温度从25℃升到150℃；保持以上超临界状态处理，降压处理并保持；反应结束后将反应釜温度降至室温，停止增压泵，降压至大气压后取出。本发明不仅可以有效降低界面态密度还可以显著降低工艺温度，并且不会将外来原子引入到氧化层中。

公开(公告)号：CN111130463A

公开(公告)日：2020-05-08

申请号：CN201911258498.0

申请日：2019-12-10

Applicant: 西安交通大学

Inventor： 耿莉 ,  唐炳俊 ,  桂小琰 ,  许江涛

IPC: H03F1/02 ,  H03F1/56 ,  H01P1/38

Abstract: 本发明公开了一种基于双抵消的低噪声系数、宽带、高隔离有源准环形器，包括端口1，端口1分别与共源晶体管M2、共源晶体管M2E和共栅晶体管M1连接，共源晶体管M2和共源晶体管M2E的源极分别连接端口2和端口2d并共地，共源晶体管M2和共源晶体管M2E的漏极经互补型缓冲电路与共栅晶体管M1连接，共栅晶体管M1连接跨导增强型晶体管Mg，共源晶体管M2、共源晶体管M2E与互补型缓冲电路连接构成双抵消电路，互补型缓冲电路连接端口3用于降低噪声系数。本发明通过双抵消电路提高有源环形器的隔离度和工作带宽，时通过将噪声系数技术降低天线端到接收端的噪声系数，使得本发明有源准环形器作为共享天线接口适用于全双工、调频连续波雷达和5G基站系统中。

公开(公告)号：CN109725673B

公开(公告)日：2020-03-17

申请号：CN201910113338.0

申请日：2019-02-13

Applicant: 西安交通大学

Inventor： 耿莉 ,  郭卓奇 ,  李丹

IPC: G05F1/575

Abstract: 本发明公开了一种全集成多输出堆叠式低压差线性稳压器，包括主LDO以及辅助LDOk，k＝1，2…n；主LDO通过片上电容C0和负载Load0与辅助LDOk电路上的片上电容Ck和负载Loadk串联连接组成堆叠结构，主LDO用于提供负载所需电流，辅助LDOk用于稳定VOUTk电压，当负载电流不一致时产生从VDDk流经MPk到VOUTk的Isource电流或从VOUTk流经MNk到GND的Isink电流。本发明堆叠式结构可以根据负载需要灵活调整输出电压值和输出电压数量，满足更灵活的负载需求；辅助LDOk的三种工作模式可以快速调整由于负载之间不匹配造成的电压电流波动，提高供电系统的动态性能；全集成结构有利于系统集成和降低成本；所有输出端均具有很好的PSR特性，尤其是靠近GND的输出端，适用于对电源敏感的模块。

公开(公告)号：CN110708018A

公开(公告)日：2020-01-17

申请号：CN201910964041.5

申请日：2019-10-11

Applicant: 西安交通大学

Inventor： 桂小琰 ,  耿莉 ,  唐人杰 ,  李丹 ,  张岩龙

IPC: H03B5/12 ,  H03B1/02

Abstract: 本发明公开了一种具有恒定增益的环形压控振荡器，包括延时单元，偏置控制单元以及偏置电路，延时单元包括四个，首尾相连构成振荡器结构，每个延迟单元中引入负电容结构，偏置控制单元将输入信号VCLP和VCLN转换为延时单元和偏置电路中所需的偏置信号VB1，VB2，VB3，VF以及VS；偏置信号VB3和VF用于给偏置电路提供产生延时单元中可变电容的控制信号VC以实现补偿结构；偏置信号VB1，VB2，VF，VS以及VC提供给延时单元用于实现恒定增益压控振荡器。本发明能够有效地抑制共模噪声；具有很好的调谐线性度，应用在锁相环中，能够很好的改善锁相环的环路带宽、锁定时间以及噪声性能。同时，在同性能下，相比于电感电容振荡器，环形振荡器占用的芯片面积更小。

公开(公告)号：CN110430178A

公开(公告)日：2019-11-08

申请号：CN201910683114.3

申请日：2019-07-26

Applicant: 西安交通大学

Inventor： 管晓宏 ,  耿莉 ,  杨晨 ,  杨骥 ,  孙钦东 ,  李卫 ,  赵玉平 ,  张可旺 ,  王平辉

IPC: H04L29/06 ,  H04L9/32 ,  H04L9/08 ,  G06F21/78

Abstract: 一种用于网络安全系统防护的安全芯片，包括：数据安全部分，提供安全的加解密算法以及交互协议，主要包括加解密算法控制引擎、授权计数器、真随机数生成器、唯一序列号以及安全EEPROM；网络安全部分，包括网络白名单过滤模块和网络数据处理模块，加解密算法控制引擎包含：私钥安全存储，以支持私钥ECDH操作和ECDSA签名认证；主流的国密以及商用密码加解密算法，对数据流进行高速加密与还原，以适应不同场景安全需要；芯片安全管理供能，对芯片上可读写ROM进行管理，允许专用设备写入，允许远程擦除但不允许读取。本发明还提供了一种使用该安全芯片的网络安全系统。本发明可从硬件层面保护敏感数据通信安全，在增加系统安全性的同时，还能极大地提高效率。

公开(公告)号：CN110222819A

公开(公告)日：2019-09-10

申请号：CN201910395256.X

申请日：2019-05-13

Applicant: 西安交通大学

Inventor： 杨晨 ,  张海波 ,  王逸洲 ,  王小力 ,  耿莉

IPC: G06N3/04

Abstract: 本发明提供一种用于卷积神经网络加速的多层数据分区域联合计算方法，包括如下步骤：步骤1，将第一全连接层图像划分为若干个第一全连接层区域，反向推导各第一全连接层区域的图像数据所分别对应的输入图像数据，按照反向推导结果将输入图像划分为若干个与第一全连接层区域一一对应的输入图像区域；步骤2，对各输入图像区域依次进行卷积运算直到各自对应的第一全连接层区域，在对后一个输入图像区域进行卷积运算的过程中，对前一个输入图像区域对应的第一全连接层区域的权值数据进行读取和运算。降低了运算时硬件系统所需的带宽及存储量，平衡了卷积神经网络卷积层与全连接层对硬件资源的需求关系。

公开(公告)号：CN109302357A

公开(公告)日：2019-02-01

申请号：CN201810877106.8

申请日：2018-08-03

Applicant: 西安交通大学

Inventor： 杨晨 ,  王逸洲 ,  姚人杰 ,  王小力 ,  耿莉

IPC: H04L12/933 ,  H04L12/947 ,  H04L12/721 ,  H04L12/729

Abstract: 一种面向深度学习可重构处理器的片上互联结构，包括NoC片上互联网络和多路复用器；NoC片上互联网络由多个相同节点组成，节点由FIFO模块、头地址寄存器、预路由模块、路由选择模块、请求发生器、仲裁器和交叉开关组成；多路复用器由地址解析器和多路选择器组成；FIFO模块由预取FIFO模块和预留FIFO模块组成；预取FIFO模块与头地址寄存器、请求发生器和交叉开关相连；预留FIFO模块与路由选择模块、仲裁器和交叉开关相连；预路由模块与头地址寄存器、仲裁器和路由选择模块相连；仲裁器与预路由模块、路由选择模块、请求发生器、交叉开关和FIFO模块相连。本发明片上互连网络结构，能够实现数据在运算单元之间的高效传递，减小数据传输延时，降低功耗代价。

公开(公告)号：CN105869668B

公开(公告)日：2018-12-07

申请号：CN201610178618.6

申请日：2016-03-25

Applicant: 西安交通大学

Inventor： 耿莉 ,  李广林 ,  张杰 ,  商中夏 ,  宋璐雯 ,  苗孟涛

IPC: G11C11/412

Abstract: 本发明公开一种应用于动态电压调整系统的抗辐照双互锁存型存储单元，在原有DICE单元基础上增加读取管MN9以及控制MN9导通的读字线和与灵敏放大器相连的读位线；通过这样的改动，使读字线开启时有且仅有一位存储节点因位线分压受到扰动；同时，利用DICE单元“双节点反馈”的结构特性，对单一节点的扰动会在扰动源消失后自行恢复，不会对存储单元所存储的数据造成影响，从而消除了“读破坏”现象的发生。本发明DICE单元将原本由同一根位线连接的两个同相位节点的结构改为由读位线连接一位存储节点的结构，解决了当字线开启时由位线分压造成的两个同相位节点同时翻转的问题，在保证数据正常读出的同时，提高了存储单元在亚阈值工作时的鲁棒性。